跳频锁相频率合成器研制

本文报告了研制一种快速跳频销相频率合成器的技术路线和结果。该合成器采用程控时分复用小数分频锁相技术，解决了快速跳频频率合成中的诸多固难。测试结果表明，该频率合成器可适用于快速跳频通信系统。     

MB1504集成锁相频率合成器

介绍了一种片内带有520MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理，以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器．     

MB1504集成锁相频率合成器

介绍了一种片内带有520 MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理,以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器.     

数字式双模锁相频率合成器的设计

介绍了一种数字式双模锁相环频率合成器的设计方法。该方法采用大规模集成锁相频率合成器芯片145152-2,高速双模分频器芯片MC12022,集成压控振荡器MC1648,集成运放OP07构成锁相式频率合成器电路,该电路具有结构简单,成本低,频率分辨率较高,频率范围宽,输出信号频谱纯净,可智能控制的特点。     

5.5GHz锁相频率合成器的设计

利用大气波导实现雷达超视距探测已成为扩大雷达探测范围的有效手段。要实现雷达超视距探测,首要问题是需要利用高精度的大气波导测试仪对大气波导的特征信息进行测量。针对大气波导测试仪对高精度频率合成器的要求,首先,结合现有的射频集成模块,通过选取合适鉴相器和压控振荡器,并根据设计要求对其内部参数进行合理设置,使之满足要求;其次,对决定锁相频率合成器整体性能主要因素的环路滤波器进行优化设计。通过仿真软件ADS对设计出的电路进行仿真与优化,最终得到了符合设计要求的5.5 GHz锁相频率合成器。     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。     

数字锁相频率合成器在移动通信中的应用

对数字锁相频率合成器的组成进行了介绍，对脉冲吞除技术进行了详尽的分析和阐述。在此基础上，对基于脉冲吞除技术的数字锁相频率合成器的组成以及吞脉冲程序分频器的工作原理作了详细的分析，着重介绍了数字锁相频率合成器在移动通信和跳频通信中的应用。     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

C波段数字锁相频率合成器的设计

介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式。     

基于TC9181的数字锁相频率合成器的设计

文章介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片TC9181的工作特性,给出了基于集成锁相环芯片TC9181的“吞除脉冲”式串行数字锁相频率合成器设计方法,为高频频率合成器的设计提供了一个较好的思路。     

基于MB1511和单片机技术的锁相频率合成器

以单片串行锁相环频率合成电路MB1511和单片机为核心,从硬件和软件两方面阐述应用MB1511设计频率合成器的方法.     

吞除脉冲式数字锁相频率合成器的设计

文章介绍了通信系统中的吞除脉冲技术,然后分析了专用数字集成锁相频率合成器MC145152-2芯片的结构特点及应用原理,最后详细介绍了一种用MC145152-2芯片配合外置分频器MC12018构成吞除脉冲式数字锁相频率合成器电路的设计方法.     

锁相频率合成器相位噪声的精确估计与仿真

实现对相位噪声的精确估计必须考虑环路中电阻噪声的影响。从建立并分析电阻噪声模型出发,设计了两种能满足基本技术指标的环路滤波器。用仿真手段对这两种不同的环路滤波器进行了仿真,清楚地表明了电阻对相位噪声的影响。最后的实验结果证明了这种估计方法的精确性。     

基于Simulink的小数-N分频锁相频率合成器设计与仿真

提出了整数锁相频率合成器中存在的问题,结合实例介绍了小数-N分频的基本原理和对应的锁相频率合成器的有效实现方法.通过应用Simulink设计了电路模型,并进行仿真实验. 结果表明了这种实现方法的可行性和有效性.     

锁相环频率合成器

阐述了锁相环的电路结构和工作原理,并给出一种由集成锁相环CC4046构成的频率合成器设计方案．     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

L,S波段宽频带、低相噪混频锁相频率合成器

分析了宽频带、低相噪锁相频率合成器的设计方法,并给出宽频带、低相噪频率合成器的设计方案.采用分段混频分频PLL频率合成器,实现了基于大规模锁相集成芯片Q3236的宽带锁相频率合成器.其输出频率为1 000～2 160 MHz,频率步进20 MHz,相位噪声优于-98 dB/Hz(偏离载频1 kHz处),杂散抑制优于60 dB,输出功率Pm＞8 dB.测试结果表明,该设计有效地扩展了信号带宽,达到了极低的相位噪声.     

直接数字式频率合成器

本文详细介绍了直接数字式频率合成器的工作原理、组成框图和它的主要性能，并介绍了有关集成电路芯片。     

内插法数字式频率合成器

内播法数字式频率合成器是改善频率合成器性能指标的一种改进方案。文中重点说明了内插法数字式频率合成器组成方式,环路计算,相位噪声分析。理论计算与实际测量大体相符。内插法数字式频率合成器是高中频全波段单边带接收机的频率源部分。它的性能指标优于三环数字式频率合成器,电路简单,制造容易,经与接收机信道部分联试证明,内插法数字式频率合成器性能良好。