处理器片上缓存内及时局部性环境分析

为提高处理器内核访存效率、命中率和缩短访存延迟,将具有时间和空间关联关系的数据汇集在处理器片上缓存内,数据便具有了有利于处理器内核访存的及时局部性.本文分析了营造及时局部性环境的合理性和及时局部环境因数据迁移而产生的变化规律,为进一步改造片上缓存结构和片上数据迁移提供新的启示.     

基于排队论的实时以太网缓存队列优化算法

提出了基于排队论的实时以太网缓存队列优化算法.首先对数据帧在实时以太网缓存队列中的传输过程进行分析,确定了数据帧排队延时是影响网络延时的主要因素;然后根据随机过程理论得到数据帧进入缓存队列的过程符合Poisson分布.针对该分布模型,用排队论对数据帧排队延时及丢包建立基于通信损失代价的数学模型,以损失代价最小为目标函数,再利用边际法计算出目标函数取极值时的最佳队列长度.仿真实验验证了模型的准确性和优化算法的有效性.     

命名数据网络中基于数据请求节点的就近缓存算法

为提高命名数据网络(named data networking,NDN)中数据存储节点的缓存效率和存储空间利用率,根据就近缓存思想,提出一种在数据请求节点中根据特定内容兴趣而区分缓存的数据缓存算法.该算法结合缓存节点地理位置差异性和缓存数据内容热度差异性,将热度高的数据内容优先缓存在数据请求节点周围,并根据数据被请求的频次动态设置缓存时间,使热度高的数据内容尽可能长时间地缓存在存储节点中,增大了数据就近响应概率;且节点中被替换的数据内容没有直接删除,而是向上转发并指示上游节点缓存,增加了缓存数据内容的多样性.仿真结果表明,所提算法能有效提高数据搜索命中率,降低网络请求时延以及路由传输跳数.     

支持缓存划分的全局EDF实时系统调度策略

由于多核处理器争用共享缓存导致的不确定性为实时系统带来极大的挑战.为解决这个问题,现代处理器引入了缓存划分技术,通过隔离处理器核对缓存的访问从而提高了时间可预测性.但是,这种隔离技术可能导致实时任务因缓存分区的数量不足而被阻塞,而传统的实时调度算法与分析方法无法有效应对这种情况.因此,提出了支持缓存划分的可抢占全局最早截止期优先(EDF)实时调度算法gEDFca,并结合最新的缓存敏感调度理论针对这种调度算法进行了可调度性分析,提出了一种基于线性规划的可调度性判定条件.还提出了一种具有线性时间复杂度的优化算法,进一步提高了分析方法的性能.随机生成任务的仿真实验表明,提出的可调度性判定方法具有较高的效率.同时,优化算法提高了算法可调度性.     

三维众核片上处理器存储架构研究

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.     

基于GPU的多类支持向量机改进算法

针对支持向量机算法耗时较长的问题,利用并行计算思想,基于图形处理器对多类支持向量机算法——Crammer-Singer算法进行改进,并利用循环展开、数据暂留、缓存和开放运算语言等技术对算法加以实现.分别在4个数据集上对原算法和改进算法进行对比实验,结果表明,改进算法在性能上获得了较大提升.     

基于缓存技术的路网最短路径查询

分析了目前基于缓存进行路网上最短路径查询常用方法的不足,提出一种支持路网最短路径查询的缓存管理方法.该方法在缓存有限的情况下,有效地选择那些不同但能满足更多查询请求的最短路径,将其放入缓存.提出了缓存代价模型,并设计了缓存构造算法.最后采用真实数据集进行性能分析.实验测试显示,本文提出的方法比现有方法具有更高的缓存命中率,平均执行效率优于现有的处理技术.     

基于缓存技术的路网最短路径查询

分析了目前基于缓存进行路网上最短路径查询常用方法的不足,提出一种支持路网最短路径查询的缓存管理方法.该方法在缓存有限的情况下,有效地选择那些不同但能满足更多查询请求的最短路径,将其放入缓存.提出了缓存代价模型,并设计了缓存构造算法.最后采用真实数据集进行性能分析.实验测试显示,本文提出的方法比现有方法具有更高的缓存命中率,平均执行效率优于现有的处理技术.     

一种考虑防护措施的缓存可靠性评估方法

为了提高缓存单元的可靠性,在软错误防护代价和缓存可靠性之间进行均衡,提出一种基于马尔科夫链的缓存可靠性模型.首先,改进了现有缓存架构脆弱性因子AVF和生命周期分析方法;然后,将单粒子时空单比特和多比特翻转的非等概率特性进行综合分析,在缓存可靠性设计中加入诸如奇偶校验、单位纠错双位检错和交错布局等防护措施;最后,基于单粒子翻转时空累积效应和检错纠错防护策略,使用SPEC2000标准测试程序在Sim-Alpha仿真处理器上对该评估方法进行实验验证.结果表明:所提方法可较好地预测特定应用程序下的缓存可靠性;相比于传统的基于蒙特卡洛错误注入的方法,该方法时间开销更小,应用针对性更强.     

节点-区域关联度感知的区域数据分发算法

为了减少系统开销和降低网络负荷量,设计了节点-区域关联度感知的区域数据分发算法(RDAA-RP):首先,以时间片为周期持续记录和更新节点的区域属性;然后,计算节点对区域的权值并设置阈值作为数据转发限制条件;最后,根据权值控制不同程度关联度的节点参与完成区域数据的共享和交换.为验证RDAA-RP算法的效果,在The ONE平台进行了仿真实验,对比了在不同节点缓存大小和不同传输速度下,RDAA-RP算法、地图分区算法(SSMZ)和Epidemic算法的性能.仿真结果表明:(1)RDAA-RP算法能够在消息采集率与Epidemic算法及SSMZ算法基本相当的情况下,较大程度地降低网络负荷量,并降低消息平均缓存时间; (2)RDAA-RP算法可以有效屏蔽无关或低关联度节点数据带来的干扰,提供可靠的区域特定数据采集分发功能,实现关联节点数据共享的目标.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.     

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word (VLIW) processors with increasing numbers of functional units. This paper presents the architectural design of a six-way VLIW digital signal processor (DSP) with clustered register files. The architecture uses a variable length instruction set and supports dynamic instruction dispatching. The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM. A compiler based on the Open64 was developed for the system. Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.     

ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM处理器的SoC结构中,Cache一致性问题是系统稳定运行的潜在威胁,消除该障碍是系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结构,重点论述了产生Cache一致性问题的原因,并提出具体的解决方法。相关测试表明该方法切实可行,能够有效避免数据不一致情况的发生,已被成功应用于课题项目中。     

ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM 处理器的SoC结构中,Cache致性问题是系统稳定运行的潜在威胁,消除该障碍是 系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结 构,重点论述了产生Cache致性问题的原因,并提出具体的解决方法。相关测试表明该方法切实可行,能够有效 避免数据不一致情况的发生,已被成功应用于课题项目中。     

基于马尔可夫预测模型的数据仓库缓存管理

提出了一种基于马尔可夫预测模型的数据仓库缓存管理策略.将Chunk作为缓存的基本粒度单位,通过收集用户已提交的查询,利用马尔可夫模型预测下一步用户将要访问的视图区域的概率分布,并在此概率分布的基础上提出了基于预测风险的缓存淘汰算法.实验结果表明,算法缓存命中率高,有效地缩短了OLAP查询的响应时间,提升了系统的整体性能.     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

基于多核处理器的动态共享缓存分配算法

对于具有共享缓存结构的多核处理器,存在并行应用对共享缓存冲突访问导致性能下降的现象.为合理地分配共享缓存以有效地解决这类问题,提出了一种共享缓存分配方法,通过将并行应用对共享缓存访问未命中的情况进行分类与追踪,并根据建立的性能增益模型在行的粒度上进行动态地分配共享缓存,使系统的整体性能得到改善.实验结果表明,新算法能合...     

Feedback Cache Mechanism for Dynamically Reconfigurable VLIW Processors

Very Long Instruction Word(VLIW) architectures are commonly used in application-specific domains due to their parallelism and low-power characteristics. Recently, parameterization of such architectures allows for runtime adaptation of the issue-width to match the inherent Instruction Level Parallelism(ILP) of an application.One implementation of such an approach is that the event of the issue-width switching dynamically triggers the reconfiguration of the data cache at runtime. In this paper, the relationship between cache resizing and issue-width is well investigated. We have observed that the requirement of the cache does not always correlate with the issuewidth of the VLIW processor. To further coordinate the cache resizing with the changing issue-width, we present a novel feedback mechanism to "block" the low yields of cache resizing when the issue-width changes. In this manner, our feedback cache mechanism has a coordinated effort with the issue-width changes, which leads to a noticeable improvement of the cache performance. The experiments show that there is 10% energy savings as well as a 2.3% cache misses decline on average achieved, compared with the cache without the feedback mechanism.Therefore, the feedback mechanism is proven to have the capability to ensure more benefits are achieved from the dynamic and frequent reconfiguration.