RED算法的分析及其在FPGA中的实现

拥塞检测与拥塞避免算法是实现IP网络QoS的重要措施之一。随机早检测算法通过计算TCP流的平均队列长度，进行适当的概率丢弃分组，从而有效地避免了由TCP流导致的网络拥塞。该算法因其具有较低的时延、较高的吞吐量和较好的公平性而被广泛采用。首先详细阐述了RED算法的基本原理，通过对算法的理解和分析。提出了一种有效的和可行的FPGA实现方案，该方案在遵循算法原理本身的同时，以相对较少的硬件资源和快速性实现了RED算法。     

一种基于FPGA的AES算法的低功耗实现

目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计.     

一种基于FPGA的AES加解密算法设计与实现

设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.     

一种鱼眼镜头畸变校正算法的FPGA实现

鱼眼镜头具有较大视场优势的同时,也会引入大量畸变.现有校正方法基本上都是采用PC为实现平台,虽然能取得很好的校正效果,但是实时性很差.在实时性要求稍高的场合,就很难满足实际需求.鉴于问题本身的比较复杂,算法的时间复杂度较高,单纯寻求简单的算法不太可行.本文依据球面模型校正技术,基于FPGA架构来实现鱼眼镜头的畸变校正,大大降低了校正所花费的时间,提高了校正的实时性,并取得了较好的校正效果.     

基于FPGA的SLC-LSCMA算法的波束形成器的设计与实现

 以SLC-LSCMA算法为基础,利用该算法的高稳定性和快速收敛的特性,设计实现了一个16元均匀圆阵的波束形成器;该波束形成器利用复数乘法器和累加器实现复输入信号和复加权因子的相乘和累加,与传统算法准则设计的波束形成器相比具有消耗硬件资源少、运算速度快等特点.该波束形成器采用硬件描述语言Verilog HDL设计,利用Quartus Ⅱ 8.0进行了综合和布线,最终以Altera公司的EP2C35F672C6芯片为下载目标,其时序仿真可稳定工作在50MHz的时钟频率下.本设计可广泛应用于移动通信和卫星通信领域.     

FPGA同步设计及实现

介绍了FPGA设计中的同步设计技术及实现,给出了FFT运算实例,比较了采用FPGA同步设计前后FFT运算速度的不同,通过比较采用同步设计前后FFT运算速度的不同,可以看出合理采用FPGA同步设计技术可以大大提高系统工作频率.     

求解最大特征值及其对应特征向量的FPGA实现

针对某些领域只需求解矩阵的最大特征值及其对应特征向量的特点,设计了基于乘幂法的复矩阵的最大特征值及其对应特征向量求解的FPGA实现,提高了运算速度。设计采用状态机设计方法,将9×9复矩阵的定点数格式转化为浮点数运算,使得到的特征值及特征向量有很高的精度。结果表明,本设计稳定并可实现工程化应用。     

幅相联合处理算法的分析和实时实现

针对多种接收相参处理法对改善因子的限制 ,提出了一种全新的幅相联合处理算法。介绍了该算法的数学分析 ,计算仿真 ,数字信号处理器 (DSP)实时实现方法。该算法分别通过卷积和相关提取不受发射脉冲随机初相、振幅、脉间频率抖动影响的幅度分量和相位分量 ,再联合成新的相参复信号。这个联合信号具有幅度、相位时间一致性好 ,便于用DSP实时实现的优点。理论分析和实际测试表明 :该算法的改善因子性能大于 5 5 d B。该算法的应用使某非相参雷达的杂波中可见度性能提高 10 d B     

An efficient algorithm and FPGA implementation of video luminance transient improvement

<正> In this paper,a high-performance and low-complexity luminance transient improvement (LTI) algorithmis proposed and efficiently implemented on field programmable gate array (FPGA) devices,whichcan be widely used to enhance the sharpness of digital video.The proposed algorithm generates the correctionsignal by using the difference of the outputs of two Gaussian filters with different variances,andthen modulates the correction signal adaptively according to the local contrast information of video frames.A 2-D min/max nonlinear filter is employed to suppress overshoots around edges.The proposed algorithmis thoroughly confirmed by experiments and compared with other algorithms on images,which producessteeper edges and better visual quality while suppressing noise and artifacts.And the hardware architecturesuitable for FPGA implementation is optimized based on the property of the algorithm and proves tobe effective and efficient in many respects,such as resource consumption,performance and reconfigurability.The specific implementation details on both Xilinx and Altera FPGA devices are also described inthis paper.     

QoS中堆排序的脉动阵列结构在FPGA上的实现

提出了一种用于实现堆排序的串行输入输出的脉动阵列结构,在FPGA上实现了基于该阵列结构的具有QoS保证的核心交换模块。对FPGA中运算部件的微结构进行了分析。实验结果表明,与软件实现相比用FPGA实现堆排序算法能够极大地提高运行速率和优化时序,适用于优秀QoS机制的硬件现实。