一种智能化锁相环频率合成器

面向移动通信系统设计了一种智能化锁相环频率合成器，运用了吞脉冲技术和锁相技术等技术，该频率合成器输出频率：１３８．０２５－１６７．０００ＭＨｚ，以２５ｋＨｚ为频道是隔，覆盖频道数可达１１６０个，具有较高稳定度，采用单片机对频率合成器进行运算和控制，可实现置频、取频、空闲频道搜索、纠错等功能。     

一种新型锁相环输出寄生边带的理论分析

在简要介绍一种新型数字频率合成锁相环的基础上,详细分析了此环路对其鉴相器输出端具有特殊性质的寄生信号的抑制。结果表明,此环路的输出寄生边带抑制比是令人满意的。     

高速频率合成器的一种实现方法

介绍了高速频率合成器的一种实现方法和所设计的频率合成器工作频率的预置方法，并给出了系统框图和关键电路     

电荷泵锁相环设计方法研究

在归纳单端输出电流型电荷泵锁相环设计方法的基础上,给出单端输出电压型电荷泵锁相环的两种设计方法,直接近似为电流型输出;串接电阻为电流型输出,实验验证了其正确性从而Ｍｏｔｏｒｏｌａ公司设计方法的错误。     

电荷泵锁相环设计方法研究

在归纳单端输出电流型电荷泵锁相环设计方法的基础上 ,给出单端输出电压型电荷泵锁相环的两种设计方法 :直接近似为电流型输出 ;串接电阻转换为电流型输出 .实验验证了其正确性 ,从而纠正了 Motorola公司设计方法的错误     

一种便携式信号源的频率合成器设计

本文通过在简单的电路结构与高质量合成信号之间的矛盾中寻找平衡,设计出基于YIG振荡器的单环锁相环结构,提出一种适合便携式信号源的频率合成器。     

CMOS锁相环频率合成器系统设计

在归纳总结现代集成电路Top-Down的设计流程的基础上,从系统的角度出发,提出电荷泵锁相环频率合成器系统参数的设计方法。并应用Matlab和Verilog-A对锁相环频率合成器系统进行建模和仿真。结果表明,系统参数满足设计要求,为晶体管级设计和物理版图设计提供坚实的基础。     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

基于MC145159的PLL频率合成器设计与实现

介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片M C 145159的工作特性,给出了集成锁相环芯片M C 145159的一个应用实例,为高频频率合成器的设计提供了一个较好的思路.测试结果证明了设计的合理性与实用性,系统频率稳定度优于10-7.     

单片机控制锁相环(PLL)脉冲合成器

简要介绍了锁相环（ＰＬＬ）的工作原理,以及使用８９Ｃ２０５１和 ＭＣ１４５１６３Ｐ设计频率合成器的方法。     

全数字锁相环系统的分析及优化

以TI(Texas Institute)于2003年发布的全数字锁相环为原型,在系统分析的基础上,提出了锁相环系统结构的改进方案.系统仿真结果显示改进后的结构在保证系统对稳定性、输出精度、分辨率和锁定时间要求的前提下,简化了系统结构并降低了功耗.     

关于同步器中锁相环的最优传递函数

本文给出了在加性随机噪声干扰下锁相环(PLL)对于非调制正弦波计算相位误差方差的最优闭环传递函数的表达式.这个问题在传统的锁相环理论中已作了广泛的讨论,不过这些讨论都是在平稳噪声干扰下作出的.然而工作在有平稳噪声干扰的脉冲调幅波下的同步器就不能作为平稳过程处理了.本文证明了在这种情况下根据传统PIL理论得到的最优传递函数并非最优,进一步在更带普遍性的噪声干扰下推导出了最优闭环传递函数,使之适用于绝大多数类型同步器。     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨 率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它 进行的详细分析。详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂散的方法。     

改进型DSC的并网锁相环直流偏移消除方法

针对在SRF-PLL的控制内环中使用延迟信号消除(DSC)算子，放缓了动态行为问题，提出了一种用于电网同步的三相PLL中的快速直流偏移抑制方法.通过使用改进型DSC运算器(MDSC)方法，改进了传统的基于DSC的PLL的动态性能.该方法能够有效地克服系统带宽给直流偏移消除带来的影响，并使系统响应速度得到提升.另外基于MDSC的PLL在相位跳变和频率阶跃变化的调整时间也很小.所提方法的有效性通过仿真实验结果得到证实.     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

5.5GHz锁相频率合成器的设计

利用大气波导实现雷达超视距探测已成为扩大雷达探测范围的有效手段。要实现雷达超视距探测,首要问题是需要利用高精度的大气波导测试仪对大气波导的特征信息进行测量。针对大气波导测试仪对高精度频率合成器的要求,首先,结合现有的射频集成模块,通过选取合适鉴相器和压控振荡器,并根据设计要求对其内部参数进行合理设置,使之满足要求;其次,对决定锁相频率合成器整体性能主要因素的环路滤波器进行优化设计。通过仿真软件ADS对设计出的电路进行仿真与优化,最终得到了符合设计要求的5.5 GHz锁相频率合成器。     

基于级联滤波锁相环的电网信号同步方法

针对电网故障条件下,传统SRF-PLL在进行电网信号同步时存在频率和相位信号检测误差较大的问题,提出了一种基于级联滤波锁相环的电网信号同步方法.在QT1-PLL中,利用级联滤波结构改善系统的滤波性能,并使系统的响应速度得到提升.在锁相环路内增加相位和幅值补偿环节以消除电网频率偏移对锁相结果的影响.仿真和实验结果表明:在电压信号发生20°的相位跳变和4Hz的频率跳变时,可以在1.5个电网周期内实现对频率和相位的准确检测;频率和相位超调量分别为0.5Hz和4°时,满足并网系统快速准确的要求,验证了所提理论的正确性和有效性.     

误差分离双通道环路滤波器的分析与设计

在UHF和微波宽带锁相系统中，误差分离双通道环路滤波器对锁相系统的捕捉等性能，尤其是对获得低相位噪声特性起着极其重要的作用．本文介绍这种环路滤波器的工作原理、分析模型、主要特点、电路设计实例以及所获得的主要实验结果．     

结合数字锁相环空间分集判决反馈盲均衡算法

为了克服常数模算法(Constant Modulus Algorithm,CMA)收敛速度慢、稳态误差大及复信道引起相位旋转的缺点,提出了结合数字锁相环的等增益合并空间分集判决反馈盲均衡算法。该算法利用空间分集技术来提高信噪比,利用判决反馈盲均衡器来克服码间干扰,利用二阶锁相环来跟踪信道的时变特性,具有纠正相位旋转、收敛速度较快、稳态误差小的优点。时变多普勒频移水声信道的仿真结果,验证了该算法的有效性。