半导体开关与RF MEMS开关性能分析与比较

为找出影响微波开关性能的参数及其开关的发展方向，从物理机理上分析和比较了．半导体开关和RFMEMS（射频微电机械）开关的性能。提出了微波串联开关的理想模型，定义了开关的品质因数，应用器件物理理论和电容公式推出了半导体开关和MEMS开关的品质因数表达式，分析出影响开关性能的参数，提出改善的方法。通过相关权威测试的品质因数得出：RFMEMS开关比半导体开关具有更优的性能，与理论分析相一致。通过开关的性能比较，明确RFMEMS开关可广泛地应用到射频微波电路中,有好发展前景。     

兆伏级串级自触发开关脉冲击穿特性影响机制及优化

大型脉冲功率装置中使用的兆伏级开关常采用串级结构以提高工作电压并保证开关电场的均匀性。在脉冲电压上升速率固定且单级开关击穿概率服从Weibull分布前提下，推导了串级开关击穿概率分布模型，并分析了3级串级开关击穿特性的影响机制。在能保证各单级开关击穿特性一致性较好的条件下，触发3级开关时，后击穿的2级在高过压下击穿，每级开关的平均击穿电压降低，开关整体击穿时延抖动与单级触发开关相当；触发1级开关时，大概率是触发级先击穿、 2个自击穿级在高过压下击穿，开关整体抖动远小于自击穿抖动，每级开关的平均击穿电压比触发3级时更高，但由于自击穿级仍有小概率先击穿，开关整体抖动约为触发3级时的2倍。在前沿约300 ns的脉冲电压下实验研究了串级开关的击穿特性，其中单级开关采用自触发持续预电离方式以保证特性的一致性。结果表明，开关工作电压0.8～2.0 MV范围内，触发1级时，时延抖动2.9～7.7 ns、电压分散性0.51%～2.21%,触发3级时，时延抖动2.3～3.6 ns、电压分散性0.59%～0.91%,验证了模型分析所得的规律，且实现了对原有串级开关击穿特性的优化。此外，由于0.3 MPa以...     

基于双极型三极管的新型直流固态继电器电路的实现

在低电压控制高电压输出技术中,电磁继电器存在开关动作迟缓、触点易抖动和抗干扰能力弱的问题。依据双极型三极管的开关特性和光耦的光电能量转换原理,提出了一种直流固态继电器的电路实现方法,并对实际电路进行了测试。分析结果表明,该电路能够实现弱电对较强电压的通断控制,具有开关动作快,带负载能力强,导通时间短(可达到1 ms)的优点。目前,该技术已成功应用于某地震勘探模拟爆炸机的自主研发电路设计中。     

关于PSM发射机自动调谐失灵的原因与探讨

本文针对PSM短波发射机自动调谐系统,马达限位转向电路原理进行了介绍,对引起自动调谐失灵的马达限位转向电路原因进行分析与探讨,提出了采用电子限位开关取代机械限位开关的改进措施。     

浅谈低压断路器的选用

断路器曾称自动开关，是指能接通、承载以及分断正常电路条件下的电流，也能在规定的非正常电路条件（例如短路）下接通、承载一定时间和分断电流的一种机械开关电器。按规定条件，对配电电路、电动机或其他用电设备实行通断操作并起保护作用，即当电路内出现过载、短路或欠电压等情况能自动分断电路的开关电器。     

开关电容电路的分析方法

开关电容电路是采用ＭＯＳ集成工艺实现的大规模集成电路，与一般模拟电路相比，它具有许多优点，是模拟集成模拟电路的一个十分重要的发展方向。该文根据开关电容电路的电路结构及工作特点，以开关电容积分电路为例，说明了其工作原理及电路分析方法。     

开关电容微分电路

<正> 以MOS大规模集成电路技术为其实现基础的开关电容电路,近些年来以其特有的优点,受到了人们的重视。其理论分析和实际应用得到了迅速的发展。由开关电容电路组成的积分器,由积分器构成的各种滤波电路及积分加法电路等都已成熟。但至今还没有见到由开关电容电路构成的微分电路。本文通过适当安排开关电容支路,得到了一个开关电容微分电路。它将给开关电容电路的综合带来极大的方便。     

接通“无过渡过程”的三相可控硅开关

本文从理论上探讨了利用可控硅开关实现三相有感电路“无过渡过程”接通的可能性、条件和最佳方案。指出三相零电压开关在纯阻性电路中应用,是它的一种特殊形式。在此基础上,提出了一种在三相有感电路中实现“无过渡过程”接通的可控硅开关的具体电路,实验结果表明如所予期,接通过程三相电流谐波成分很小。     

软开关技术在SRD系统中的应用研究

介绍了软开关技术的基本原理、基本的软开关电路拓扑,提出一种开关磁阻电机功率变换器的软开关方案,该方案在直流电源与相绕组控制电路间插入一种准谐振直流环节电路,并给每个相开关并联电容器后实现了开关磁阻电机功率电路中所有器件的软开关操作.对主电路工作模式进行了分析,并通过仿真验证了所提电路的软开关性能.     

开关磁阻电机调速系统的功率电路分析

介绍了开关磁阻电机以及功率电路的主要类型，根据机电能量转换原理，得出功率电路中相开关的通断时刻必须参考电感变化规律进行控制的结论。     

On-Chip Multi-Giga Bit Cycle-to-Cycle Jitter Measurement Circuit

This paper presents an on-chip measurement circuit to measure multi-giga bit cycle-to-cycle jitter based on the vernier oscillator (VO), which is inherited from the famous vernier delay line. The calibration method is also given. The circuit adopts a differential digital controlled delay element, which makes the circuit flexible in adjusting the measurement resolution, and a highly sensitive phase capturer, which makes the circuit able to measure jitters in pico-second range. The parallel structure makes it possible to measure consecutive cycle-to-cycle jitters. The performance of the circuit was verified via simulation with SMIC 0.18 μm process. During simulation under the clock with the period of 750 ps, the error between the measured RMS jitter and the theoretical RMS jitter was just 2.79 ps. Monte Carlo analysis was also conducted. With more advanced technology, the circuit can work better. This new structure can be implemented in chips as a built-in self-test IP core for testing jitter of PLL or other clocks.     

SSPD的低抖动SFQ信号读数

运用单磁通量量子(SFQ)读取技术的超导单光子探测器(SSPD)可以实现低抖动信号的读出。通过优化SFQ读出电路的电路参数,输入电流灵敏度被改善到10μA以下,且该结果比SSPD典型的临界电流小。实验使用脉冲发生器作为输入脉冲源,结果显示测出的SFQ读出电路的抖动值远低于目前测量装置系统超过15μA的抖动电流值。SSPD连接到SFQ读出电路的测量抖动值在37 ps的半高全宽(FWHM)时的SSPD偏置电流约为18μA,这是对传统的没有SFQ读出电路,抖动为67 ps的FWHM的显著提高。     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400ns,抖动峰峰值为2.5ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

VC-4/E1 解映射中的比特泄漏方案

在分析了各类比特泄漏电路的基础上，给出了一种依据事件的自适应比特泄漏电路，对电路的结构、原理进行了分析，给出了抖动特性的理论分析和实测结果．结果表明，该电路输出抖动峰－峰值符合ＩＴＵ－Ｔ建议的指标要求     

一种基于累积分布函数的抖动测量方法

提出一种基于累积分布函数(CDF)的抖动测量方法, 以解决在测试高频时钟信号抖动中遇到的延迟器件不匹配、占用芯片面积过大和受高频振荡信号限制等问题。采用65 nm CMOS工艺完成了测试电路的设计和功能模拟, 模拟结果表明该电路可用于测量2.5 GHz时钟抖动值, 抖动测量精度达到1 ps。     

高速数据采集系统中的孔径抖动

研究高速数据采集系统中的孔径抖动对系统信噪比的影响．通过对高速ADC采样保持电路的结构与时域响应的描述，对孔径抖动的成因以及孔径抖动误差与输入信号频率的关系进行了分析，并在此基础上对孔径抖动对数据采集系统信噪比的影响进行了分析与计算仿真．结果表明，孔径抖动引起的孔径误差随着高速数据采集系统输入信号频率的升高而增大，由此将引起系统信噪比曲下降．因此在系统设计中，ADC的孔径抖动及其它可能引入孔径抖动的因素都应给予充分考虑．     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

开关磁阻电机调速系统功率变换器的仿真与研究

给出开关磁阻电机双开关型、公共开关型和星点型三种功率变换器的拓扑结构,分析了功率变换器拓扑结构结构特点及其工作原理。采用Matlab-Simulink软件建立了功率变换器的仿真模型,在不同脉冲信号的触发下进行系统的仿真,给出了开关磁阻电动机起动时的电流和电压曲线,并对仿真结果进行分析和研究,进而阐明了开关磁阻电机功率变换器拓扑结构的发展方向和应用前景。