一种HEVC全系统低冗余CABAC解码器

为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方式和并行处理电路设计,提高了时钟利用效率,满足HEVC Level4.1 Main Tier的全部要求,可以以40 MHz的时钟完成1080HD@60fps的视频实时解码.     

低复杂度的改进型CORDIC优化算法研究

CORDIC算法在电子、通信领域有着广泛的应用.传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂,运算速度降低,此外它能够计算的角度范围也有限.针对传统CORDIC算法的缺陷,提出一种改进型CORDIC优化算法,它不需要模校正因子和查找表,只需通过简单的移位和加减运算就能实现多种超越函数的计算,从而能够减少硬件资源,提高运算性能,并通过区域变换使得该算法能够适用于所有的旋转角度.误差分析表明该算法具有很小的误差.     

一种适用于T-TCM系统的简化的Log-Map算法

本文提出了一种适用于Turbo网格编码调制（ T-TCM）系统的简化Log-MAP算法，它可以轻松在硬件实现。我们探索了一种新的分段函数代替Log-MAP算法中的雅克比对数校正项，用这个方法可以损失很小的性能增益去简化Log-MAP算法。仿真结果证明我们的方法可以用非常低的复杂度实现和Log-MAP算法几乎相同的性能。此外，与S． Talakoub等人提出的improved MAX-Log-MAP算法相比，我们的算法降低了大约39%的复杂度，并且完全没有性能损失。     

一种性能优良的新型单音解码器

给出一种新型的单音解码器,它由单片机外部硬件及内部程序组成的锁相环单音同步电路及正交相干解调器两部分构成．其解码频率可由程序任意设置,解码灵敏度高,速度快,Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ,工作稳定可靠,已用于多种通信设备中．     

一种H.264／AVC解码器关键技术的设计

本文提出了H.264/AVC解码器的系统结构及其核心单元总体结构的设计研究方案.重点包括系统的流水线设计、双总线设计以及IDCT变换、帧内预测、帧间运动补偿等关键模块的设计与大规模逻辑实现.硬件解码部分在200 MHz 系统时钟时可以实时解码H.264 High 4:4:4 profile 4.0 level码流.     

一种低复杂度的QR码解码器的图像预处理方法

QR码是一种常见的二维条形码,图像预处理是实现复杂条件下QR码解码器自动识别的重要步骤.在传统的直线检测和边缘检测手段的基础上,提出了一种新的QR码识别图像预处理方法.该方法通过使用校正图形按区域自适应取样来生成码流,可显著提高QR码的识别率.此外,还对QR码识别软件的手机平台移植进行了讨论.实验结果表明,本算法识别速度快,且可以克服QR码识别过程中易受噪声干扰、光照不均和几何失真等影响的问题.     

一种适用于3GPP LTE下行链路的低复杂度信道估计算法

本文研究了LTE(Long Term Evolution)系统下行链路的信道估计算法。基于LTE通信协议中参考信号的设计,提出了一种新的信道估计算法。该算法引入ACM（Adaptive Channel Manager,自适应控制器）和噪声抑制滤波器,将ACM的输出与预先设定的门限比较,若输出高于此门限则使用噪声抑制滤波器进行滤波。仿真结果表明,本文提出的算法相对于LTE信道估计算法在增加很少计算复杂度的情况下,获得了性能改善。     

一种低复杂度数字互相关器的设计及其FPGA实现

为探求信号处理中普遍存在的未知信息与已知信息相似性,设计了一种数字互相关器并用现场可编程门阵列(FPGA)构建.采用加法器级联RAM实现乘积的随加随存,多时钟控制时序,低速时钟复位高速计数器以及设定时钟占空比等.该方法节约乘法器,仿真结果表明16点复数的互相关运算仅用178个LE(Logic El-ements)和662个MB(Memory Bits),节省了硬件资源,降低了复杂度.     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

一种适用于MBMS的切换算法研究

介绍了一种适用于MBMS(多媒体广播和多播业务)的切换算法,并对该切换算法的性能进行了分析研究.仿真结果表明,这种新的切换算法能够提高资源利用率,并且改善系统性能、有效地提高了系统的容量,更能适应MBMS的需要.     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

纠错纠删RS解码器的高速VLSI结构设计

在传统RS(Reed-Solomon)解码器设计的基础上，增加一些功能模块，使它能够同时纠正错误和删除．在设计过程中，采用比较规整的电路结构，实现了模块复用，同时降低了设计的复杂度；采用串行结构的多项式扩展模块，节省了电路面积，获得了运算的高速实现．该设计应用于DVD伺服控制芯片中，达到了预期的性能要求．     

一种低复杂度的DVB-T定时同步方法

提出了一种低复杂度的定时同步方法,采用基于循环前缀的最大似然联合估计算法完成符号粗同步;采用估算同一符号的导频点数据相位差的算法完成符号细同步;采用估算相邻符号的导频点数据相位差的算法完成采样频偏同步.仿真结果表明,在DVB-T给定的多径衰落信道条件下,整个定时同步环路能准确定时,最大能纠正相对误差为330×10-6的采样频偏.较传统的Wallace Tree方法实现符号粗同步,降低了53.2%的硬件复杂度,整个定时同步环路节省了约26%的逻辑电路资源.     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

维特比译码的双读出回溯算法及ASIC实现

在分析维特比译码器回溯算法的基础上，归纳出回溯算法的规律，提出了双读出回溯（ＤＲＴＢ）算法。计算表明，ＤＲＴＢ算法在不增加硬件开销的情况下，使回溯运算速度达到原来的４倍。本文还介绍了基于ＤＲＴＢ算法幸存路径存储器单元（ＳＭＵ）的ＡＳＩＣ结构和物理设计。对半导体集成电路的测试表明，本文提出的ＤＲＴＢ算法及电路结构是成功的。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

手机RFID读写器的基带新解码器

设计了一个超高频射频识别读写器的基带接收机, 该芯片既支持UHF 频段的ISO 18000-6B 标准, 也能支持ISO18000-6C 标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元, 在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了“零点”的修复, 从而可以更加有效地实现解码。和相关器解调解码相比, 这种方法所需硬件更少, 解码的实时性更强。不包括测试管脚, 该数字芯片在0. 18μm CMOS 工艺下的总面积为730 μm×3375 μm, 其中解码部分占总面积的1 %;整个数字芯片的功耗为32. 89 mW,解码部分的功耗为0. 23 mW。