基于FPGA的8E1时隙交换的数字交叉IP核的实现

提出了一种基于现场可编程门阵列（FPGA）的数字交叉IP核的设计方法。整个设计使用自顶而下的方 式,VerilogHDL进行描述,并给出了硬件的实现。仿真结果表明：该交叉IP核可以实现256×256无阻塞交 叉矩阵。此法简单,高效,非常适合中小规模的交叉矩阵实现。     

基于FPGA的快速浮点除法器IP核的实现

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.     

JPEG-LS图像无损压缩的IP固核设计

基于Spartan 3S500E实现了JPEG-LS的图像无损压缩标准IP核,首先对全局时钟进行了优化,保证编码器同步工作,进一步采用先进先出的缓冲技术设计了图像输入数据流水线,保证了编码的实时性;整体设计采用自顶向下的层次式设计方法,由VHDL和Verilog语言混合编写设计文件,最终形成了高效的IP核。与其他同类IP核相比占有更少的硬件资源。     

低功耗H.264Baseline解石码IP核设计

采用环形码流缓冲结构、首l检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核的功耗为918 μW,降低了44%,H.264/AVC Baseline QCIF解码速度达到30帧·s-1,可满足实时...     

基于FPGA的IP仿真验证平台

IP（集成电路知识产权芯核）的仿真和硬件验证是IP开发中不可缺少的环节．文中基于FPGA（现场可编程门阵列）开发了一个IP仿真验证平台,并使用PCI（外部设备互连）总线来测试IP．用户只要将自已设计的IP插入所开发的仿真验证平台,就可以方便地对IP进行测试．文中还对所设计的平台进行了软件仿真,以验证其功能,并在载有Xilinx Spartan-3 600E FPGA的PCI插卡上进行上板调试．结果表明,所建立的基于FPGA的IP仿真验证平台可以对IP进行有效的仿真和验证,并具有良好的稳定性和实用价值．     

基于FPGA的数字运动控制器

介绍了一种可以在FPGA上实现的直流电机控制器,主要有操作接口,反馈采样,PID运算和PWM产生等几部分构成,由于采用了光电编码器作为速度反馈转换,用PWM方式进行输出驱动,因此,不需要进行额外的A/D和D/A转换,使得整个控制器可以以纯数字的方式在单片FPGA上实现。详述了控制器的各组成部分的工作原理,并给出了采用纯数字控制的解决方法和设计上的要点。     

基于IP核的FIR低通滤波器的设计与FPGA实现

本文利用FIR有限冲击响应滤波器IP核,设计了截止频率为500Hz的FIR低通滤波器,在Simulink中建立了仿真模型并进行了仿真。最终在EP2C35F672C8型号FPGA上得到了最高响应频率为151.88MHz的高速FIR低通滤波器。设计效率和滤波器性能得到了极大的提高。     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

利用FPGA实现数字锁相及频率转换

介绍了用ＦＰＧＡ（现场可编程门阵列）器件实现数字锁相环路和频率转换功能,分析了数字锁相环路的基本原理及实现过程,对设计实现过程中应注意的相关问题也作了具体讨论。     

基于IP协议的FPGA万兆可靠互联通信设计与实现

近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s.     

基于FPGA的IP over CCSDS协议中长帧拆分的实现与仿真

在借鉴IP over CCSDS(consultative committee for space data systems)space links等相关建议的基础上,就TCP/IP协议和CCSDS AOS(高级在轨系统)空间数据链路协议之间的转换,提出了一种基于FPGA(field-programmable gate array)的IP over CCSDS协议长帧拆分算法的设计实现方法,并给出了仿真验证结果.     

快速数字电平转换电路IP核设计

基于IP核的技术设计了一种快速数字电平转换电路.采用电压-电流-电压的方式实现不同电压域的电平转换,引入单稳态延时电路和快慢速通道提高电平转换速度和降低静态功耗,并给出了与标准CMOS工艺兼容的扩展漏极高压MOS管的优化设计.仿真结果表明:在将-5～ 5V电压域的数字电平转换成0～ 12V的电压域时,其延时可低于10ns.     

UMTS核心网中Mobile IP的实现

利用移动IP来实现第三代移动通信系统UMTS的核心网，用户可以在Internet的不同子网间漫游．本文在分析移动IP原理的基础下，讨论了在UMTS核心网络中实现移动IP的目标结构，并针对UMTS Release R5核心网的构成进行了分析．UMTS核心网引入移动IP技术将逐渐完善，实现IPv6的应用．     

基于 IP 核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计，采用高层综合的方法设计出与MCS－51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果。该芯片的设计对于各川嵌入式系统（ES）和片上系统（SOC）的应用具有重要意义。     

基于三层交换的IP VPN系统设计

对现有的IP VPN的三种互连方案进行讨论，并指出了这三种方案的主要缺点是：硬件成本较高，集中讨论了有关虚拟路由器的概念、协议、功能及虚拟路由器的IP VPN构建方案，重点讨论了使用虚拟路由器连接和实现IPVPN的三种方案，第二层的虚拟路由器到虚拟路由器的连接方案、多个虚拟路由器聚合到一个虚拟路由器上的方案、多个骨干网的聚合虚拟路由器到聚合虚拟路由器连接方案。     

基于IP核的FIR滤波器在数字正交变换中的应用

介绍了Altera公司的新型FPGA芯片Stratix系列EP1S40的特点及其编程与配置．通过IP核的重用和外围电路的VHDL设计，实现了基于FIR滤波的数字正交变换，并成功地提取了中频雷达脉冲信号的I，Q量，大大提升了数字信号处理的速度．     

SoPC光纤通道控制器IP核的仿真验证

通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器,详细分析了硬件设计的功能模块图.FC控制器硬件集成了NIOS II处理器、DDR SDRAM控制器、flash控制器、定时器、串口和带Avalon接口的光纤通道接口逻辑,通过Avalon交换总线进行互连.采用自底向上的方法,分别从功能模块级、知识产权(IP)核级和系统级给出了FC控制器的仿真验证框架,并用Altera公司的Stratix GX系列现场可编程逻辑门电路(FPGA)进行了上板调试.验证结果表明,提出的仿真验证方案正确可行,能较好地完成验证任务.     

一种I2C主控器IP核的设计与FPGA实现

介绍了一种I^2C主控器件IP核的系统结构确定、模块划分、系统仿真方法及综合过程,在Xillnx公司的SpartanⅡ FPGA上实现了设计,并使用软逻辑分析仪观测I^2C核工作的过程,最后与微处理器核协同进行板级测试,证明所得到的用Verilog HDL语言编写的IP核能够用于SOC（系统芯片）的构建。     

基于FPGA的视频转换器的设计及其IP核实现

视频格式转换是视频图像处理领域中的研究热点.针对某航空研究所的实际需要,基于FPGA技术设计开发了一套通用视频转换器.该转换器可将PAL制模拟视频信号转换为XGA格式的LVDS信号.在Quartus II 9.0开发环境中,运用硬件描述语言Verilog HDL实现各个子模块功能,并将去隔行和帧频提升两个功能模块设计成IP核的形式.通过仿真和实验验证,系统达到了设计要求,实现了在复杂电磁环境下视频图像的实时、高质量传输.