时钟同步状态图

时钟同步问题是分布式系统中的核心技术之一. 研究了在异步通信网络环境中,采用连续的时间戳通信模型,并利用时钟精度差概念实现系统中各个计算机之间的时钟同步. 为有效评估系统中时钟同步的状态,提出了采用时钟精度差作为权值来构造时钟同步状态图,为时钟的研究提供了一个新思路,提高了时钟同步系统的精度.     

基于群机系统的时钟同步模型

叙述了并行分布式系统中时钟同步的重要性，并介绍了完成时钟同步的三种主要方法.抽象出群机系统模型.在此基础上提出了linux系统环境下的群机系统的时钟同步模型.     

基于单片机的数字电子钟的设计与制作

该电子钟使用12MHZ晶振与单片机AT89C51相连接,通过软件编程的方法实现了以24小时为一个周期同时显示小时,分钟和秒的要求,并在计时过程中具有报时功能,当时间到达整点进行蜂鸣报时。该电子钟设有三个按键:S1,S2和S3键,使之具备了校时、定时功能。     

数字中继接口同步性能分析

分析了数字网中产生滑动的３方面原因，即传输系统的工作环境不稳定；失去时钟控制；网路节点的时钟偏差。通过对一种高集成数字中继接口结构的分析，指出数字中继呼损过高的原因之一是由于时钟倍频电路的性能不稳定，即传输系统的工作环境不稳定，从而导致交换系统时钟与传输系统时钟的不同步。为此本文提出了解决该问题的两种方法，且能满足电话业务的滑动率指标的要求     

基于人工鱼群优化LS-SVM的卫星钟差预报

针对导航卫星短期钟差预报精度不高的问题,提出了一种基于人工鱼群(AFSA)优化最小二乘支持向量机(LS-SVM)的卫星钟差预报方法。利用人工鱼群算法较强的全局寻优能力优化LS-SVM模型的惩罚参数和核宽度参数,避免人为选择参数的盲目性,提高了LS-SVM的泛化能力和预报精度。选取IGS产品中4颗典型卫星的钟差数据,分别采用人工鱼群优化LS-SVM模型、神经网络模型和灰色系统模型进行短期钟差预报,计算结果表明:人工鱼群优化LS-SVM模型的预报精度优于其它2种模型,尤其是在铷钟方面,预报误差在0.5 ns内,运行时间在5 min内。     

单向时延测量的实时时钟同步算法

对已有分段聚类算法进行改进,使用软件方法对单向时延序列进行分析,在线检测时钟调整位置.采用变宽度的滑动窗方法对单向时延数据进行过滤,减少时间序列大小,同时保证时钟调整位置信息不丢失.使用自底向上算法对时间序列进行线性分段,检测时钟调整或时钟频率跳变点,算法的时间复杂度大大降低.针对在线时钟同步的要求,为了消除滑动窗不具有离线算法的全局寻优缺点,提出使用基于滑动窗自底向上算法的实时单向时延时钟同步算法.实际测试实验表明:该算法大大降低了时间复杂度并提高了分段精度.     

基于单片机的高精度时钟设计

本文采用一种具有低功耗的多功能时钟／日历芯片DS18B20为核心,设计出一个带有校时和闹钟功能的实时显示智能电子钟,通过键盘实时调整系统当前时间和设定系统闹钟时间。     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

高速时钟电路设计

在当今的电子设计中，系统越来越复杂，工作频率越来越高，时钟子系统是关于整个系统成败的关键．因此，如何设计出一个高效、高稳定性的时钟子系统成为摆在工程师面前一个头等重要的问题．文章通过分析3种时钟信号的抖动现象(Cycle—Cycle．Jitter、Period Jitter、Long—term Jitter)，针对其产生的原因，提出高速时钟电路设计的解决方案，并结合实际情况给出布线模型．     

基于Linux嵌入式操作系统的研究

从Linux内核实时性、实时调度策略以及时钟细粒度定时器三个方面,对Linux嵌入式实时化技术进行了探讨。在内核中插入抢占点或采用双内核系统,改善Linux的实时性能;通过动态优先级提高实时任务的调度性能;通过增加时钟中断频率或采用实时时钟一次性模式,实现时钟细粒度。     

高速时钟线的反射特性分析

随着系统时钟频率的不断提升,时钟线的反射问题已成为高速电路时钟设计中必须考虑的问题之一.本文基于高速数据采集系统的差分时钟线,分析了各种端接方式对反射噪声的抑制能力.仿真及实测结果表明采用终端下拉方式,可使时钟线上的反射噪声控制在最佳5%信号幅值的系统容限设计要求以内,与其他端接方式相比更有效地抑制了本系统差分时钟线上的反射噪声,保证了时钟系统的信号完整性.     

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多层次延迟链的结构,分粗、细、微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/10,及面积的1/2.该结构可实现20~200 MHz频率范围并且设计精度可达到100 ps.     

三相变压器的联结组方法

三相变压器联结组用钟面上的钟点数来表示 .三相变压器联结组问题分为两类 :第一类别是已知三相变压器的联接方式 ,判定其标号 ;第二类是给定了标号 ,确定三相变压器的联接 .提出了一种用有向线段表示电势、相电势分析第二类问题的方法 ,通过将一台三相变压器分别联接成 Yy1 0和 Yd3实例表明 ,和传统方法相比 ,该法既可减少实际联接中的差错 ,也适合解决第一类问题 .     

基于CORDIC算法的QDDS设计及其FPGA实现

设计了一种基于CORDIC算法的正交输出直接数学频率合成器(QDDS),并在ALTERA FLEX10K 系列FPGA上予以实现.该结构包括流水线32位相位累加器和16位CORDIC旋转器.系统的时钟频率20M Hz,频率切换器时为一个时钟,建立时间为20个时钟,频率为0.004 656 Hz,输出信号的频率为DC到8M Hz.     

CSP多核处理器芯片的低功耗设计

提出了3种高主频多核处理器CSP芯片的功耗优化技术,即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明,3种优化技术对降低芯片功耗的作用均非常有效,能够不同程度地降低芯片的总功耗.其中,电源域间隔关断技术能够解决静态漏流功耗,流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

SCM应用系统中时钟管理方法的研究

为在单片机 (SCM)应用系统中精确实现时钟管理 ,在分析研究了该应用系统中实现时钟管理原理的同时 ,列举了 3种实现时钟管理的方法 ,并通过比较说明了这些方法的应用特点。结果表明 :(1)通用型定时器 /计数器 (T/C)方法简便易行 ,但只适用于各任务间执行时间不重叠的情形 ;(2 )专门时钟管理接口芯片 (如MC146 818A)实现时钟管理 ,可极大地减少CPU被中断的次数 ,提高系统的实时性 ;(3)实时多任务操作系统实现时钟管理 ,可同时进行多个任务的调度 ,实现多任务的并列运行