千兆以太网卡芯片数模转换电路的设计与实现

给出了6bit分辨率、10bit精度的千兆以太网卡芯片数模转换电路,包括体系结构设计、电路设计与仿真、版图设计．该数模转换电路经过TSMC 0．13μm 1P8M CMOS工艺验证,工作电压为1．5V／2．7V．芯片测试结果表明该数模转换电路能够满足千兆以太网卡芯片的性能要求．     

基于硅带隙能量的1.2V基准电压源设计

基于0.35μm CSMC(central semiconductor manufacturing corporation)工艺设计,并流片了一款典型的带隙基准电压源芯片,可输出不随温度变化的高精度基准电压。电路包括核心电路、运算放大器和启动电路。芯片在3.3V供电电压,-40~80℃的温度范围内进行测试,结果显示输出电压波动范围为1.212 8~1.217 5V,温度系数为3.22×10-5/℃。电路的版图面积为135μm×236μm,芯片大小为1mm×1mm。     

一种有源自偏置的Ku波段CMOS低噪声放大器

基于源简并电感共源共栅结构,设计了1种有源自偏置低噪声放大器,既可消除偏置电路功耗,又能克服无源自偏置噪声较高的缺点;另外利用键合线作为高Q值电感元件,进一步降低噪声系数并减小芯片面积.所设计低噪声放大器采用TSMC 0.18μm CMOS工艺进行优化设计并流水制备.仿真结果表明,在12-16GHz频段内,噪声系数NF低于3.2 d B,输入3阶交调点IIP3为1.573 d Bm.研制芯片面积为540μm×360μm,在1.8 V电压下,消耗16 m A电流.结果表明芯片测试实现在12.2-15.5 GHz频段上,输入输出反射性能良好,正向增益S_(21)6 d B,反向隔离度S_(12)-32.5 d B.     

低电压超低功耗人工耳蜗植入体芯片设计

基于台积电TSMC 0.35μm 3.3V标准半导体工艺,完成一款低电压、超低功耗人工耳蜗植入体芯片设计与流片.首先,基于目标工艺设计一套2.0V低电压标准单元库,完成电路结构设计、特征化提取和版图设计;其次,以2.0V低电压标准单元库为目标工艺库,完成植入体芯片综合及物理设计,引入基于蒙特卡罗仿真的统计静态时序分析方法,提高低电压路径的时序收敛性.测试结果显示:当工作电压由3.3V降至2.0V时,人工耳蜗植入体芯片功能正常,全芯片功耗下降了74.7%.     

基于功率放大芯片可靠性优化的多热源电热联合仿真方法

随着5G时代的来临,功率密度的增加对高集成度封装的功率放大芯片带来了严峻挑战.为此,文中提出一种基于功率放大芯片可靠性优化的多热源电热联合仿真方法.该方法从功率放大芯片的电路设计出发,利用电路和版图参数建立的模型,采用仿真获得的功率放大芯片内部多热源分布优化电路设计和版图布局,从而实现电气指标和芯片可靠性的双向优化;其克服了传统热分析脱离芯片设计过程的缺点,采用芯片级电热参数联合仿真方法实现了芯片可靠性的优化.为验证该方法的可行性,以当前主流4G LTE产品指标进行实验,通过分析多热源温度对电路的影响和对比版图的优化效果,证明了该方法的优化性能.     

利用TCAD方法优化设计金属栅CMOS工艺及电路

为了降低集成电路制造工艺的成本,用计算机辅助工艺设计(TCAD)的方法开发了金属铝栅CMOS工艺.首先利用3μm金属铝栅工艺对模拟软件TSUPREM-4和器件模拟软件MED ICI进行了校准,再对金属铝栅1.5μm短沟道CMOS工艺进行器件结构、工艺和电气性能等参数的模拟,以最简约工艺在现有工艺线上成功流水了1.5μm铝栅CMOS.实际测试阈值电压为±0.6V,击穿达到11V,各项指标参数的模拟与实际测试误差在5%以内,并将工艺开发和电路设计结合起来,用电路的性能验证了工艺.利用TCAD方法已成为集成电路和分立器件设计和制造的重要方法.     

MOS大规模集成电路阵列布局方法

在中、小规模MOS集成电路中采用的随机布局方法不再适用于MOS/LSI的布局设计.本文从布局观点出发,把MOS/LSl分为规则阵列和逻辑阵列,提出了对MOS/LSI版图设计很重要的几种布局方法。详细地介绍了组合和时序ROM逻辑阵列以及PLA逻辑阵列的布局方法及其逻辑设计依据.“ROM”法和“PLA”法是直接将其阵列逻辑图用于MOS/LSI版图布局设计的先进布局方法。这些布局方法对MOS/LSI版图设计是普遍适用的,既能解决随机布局对复杂逻辑系统版图设计难以解决的布局问题,又为版图设计带来了图形规整,便于修改,检查、测试和安排计算机程序进行辅助设计的优点。还对各种布局方法作了举例说明,对比分析了各自的优缺点,并就MOS/LSI的整体布局设计考虑作了一般原则性论述.     

用于蓝牙射频芯片发送通道的电流驱动型7位20 MHz CMOS DAC

介绍了一种应用在蓝牙射频芯片发送通道中的7位电流驱动型CMOS数模转换器,采样频率为20MHz。电路设计中使用单位电流源阵列和数字同步控制单元来提高电流源的匹配性和动态范围;版图设计利用梯度和温度误差的分布规律通过误差平均化的电流源阵列布局方案来避免误差积累．该芯片采用0．35μm标准CMOS制造工艺,面积为0．03mm^2．在3．3V工作电压下,测试结果显示芯片的静态分辨率达到了设计目标,功耗为0．86mW。     

红外焦平面CTIA型读出电路的设计研究

为了适应红外焦平面(IRFPA)高像素的趋势,设计出面积更小、性能更优的像元电路,选择电容反馈跨阻放大器(CTIA)作为像元电路的电路结构,在CTIA中运算放大器基于共源共栅结构,采用积分电容可选的模式来调整积分时间,并基于电路高像素的需求,优化电路,减小面积.在此基础上,搭建模拟信号通路进行仿真研究,绘制版图,并进行后仿,为读出电路的正确性、可靠性提供保障.优化后的像元电路面积为18μm×18μm,可选积分电容分别为60 fF和400 fF,后仿得到的信号通路输出摆幅常温下为2.03 V,低温下为1.52 V,且低温下的积分噪声为213.6μV,满足设计需求.     

高功率太赫兹基波压控振荡器设计

基于55 nm CMOS工艺提出了一款具有高输出功率的太赫兹基波压控振荡器(Voltage-Controlled Oscillator,VCO).设计采用堆叠结构来克服单个晶体管供电电压受限导致输出摆幅较低的问题来有效提高了输出功率.依据单边化技术在核心晶体管的栅漏之间嵌入自馈线来调整栅漏之间的相移和增益以最大化晶体管在期望频率下的可用增益,从而提高晶体管的功率输出潜力.提取版图寄生后的仿真结果表明:在2.4 V供电电压下,VCO的输出频率范围为200.5 GHz～204.4 GHz,电路峰值输出功率为3.25 dBm,在1 MHz的频偏处最优相位噪声为-98.7 dBc/Hz,最大效率为8.1％.包括焊盘在内的版图面积仅为0.18 mm2.此次工作实现了高输出功率并具有紧凑的面积,为高功率太赫兹频率基波VCO设计提供了一种设计思路.     

基于CMOS准浮栅技术的超低压模拟集成电路

基于多输入浮栅MOS晶体管的分析,系统研究准浮栅MOS晶体管的工作原理、电气特性及等效电路,计总结其用于超低电压模拟电路设计的优势。基于CMOS准浮栅技术,提出了0．8V两级运算放大器和1V 2．4 GHz Gilbert混频器电路,并采用TSMC 0．25 μm 2P5MC MOS工艺的Bsim3V3模型完成了特性仿真,仿真结果显示了准浮栅技术用于超低电压模拟电路设计的优势。     

PWM型数/模混合电压调节器芯片电路设计

给出了一种新型的汽车电压调节器电路结构.该电路的电压调节功能由脉宽调制过程实现,电路芯片的设计采用双极模拟I2L数字混合结构.通过闭环仿真模拟验证了电路原理的正确性,在模拟分析的基础上,对芯片电路的工艺设计和版图设计进行了讨论     

2.5Gb/s低噪声差分交叉耦合跨阻放大器的设计与实现

本文基于UMC 0.18 μm CMOS工艺,设计了一款低噪声交叉耦合结构的跨阻放大器.该电路由优化的调节型共源共栅(RGC)结构和输出缓冲级构成,其中采用两级共源放大器作为RGC结构的辅助放大器,用于提升电路的等效跨导和带宽.此外,通过优化电路参数以及在输入端引入阶梯型无源匹配网络来进一步拓展带宽和降低电路噪声.测试结果表明,在探测器等效电容为300pF时,所设计跨阻放大器芯片的-3d B带宽为2.2GHz,跨阻增益为61.8d B?,平均等效输入噪声电流谱密度仅为9 pA/(Hz)~(1/2),成功实现了2.5Gb/s的传输速率.在1.8V电源电压下,芯片功耗为43m W,包括焊盘在内的芯片总面积为1×1mm~2.     

宽带电流模形式PHEMT前置放大器设计

设计并实现了基于0.2 μm PHEMT工艺的宽带电流模形式前置放大器.前置放大器将光电二极管产生的电流信号放大并转换为差分电压信号.电路为共栅结构,输入电阻小,减小了光检测器寄生电容对电路带宽的影响.设计时采用了电容峰化技术,可获得比普通共栅结构更宽的带宽.后仿真结果为,在单电源5 V,输出负载50 Ω的条件下,该前置放大器的跨阻增益为1.73kΩ,带宽可达到10.6 GHz,同时具有低噪声和较宽的线性范围,芯片面积为607 μm×476 μm.测试结果表明,此前置放大器可以很好地工作在10 Gbit/s速率上.     

数字微流控生物芯片的并行在线测试

在数字微流控生物芯片的并行测试过程中,将芯片阵列分成等大的子阵列块,在生物实验模块布局的限制下,对相应的子阵列块进行合并与调度,以实现芯片阵列的并行测试.同时,通过实验验证了并行在线测试方法的有效性.结果表明,在不干扰生物实验过程的基础上,所采用的测试方法能够减少测试液滴的数目,提高在线测试的效率.     

一种超低功耗的低压差线性稳压器环路补偿方法

针对低压差线性稳压器(LDO)电路设计中为改善环路补偿的稳定性增加电流缓冲电路而带来额外功耗的问题,提出一种嵌入式LDO环路补偿方法。该方法在原LDO的误差放大器模块中,嵌入一个由晶体管和电容组成的电流缓冲电路,该结构与误差放大器的共源共栅输出级共用晶体管,由于整体电路中不增加新元器件,因此消除了引入缓冲电路所带来的额外功耗。仿真实验验证了加入电流缓冲电路后系统环路稳定性能得到了改善。采用联华电子公司0.5μm 5 V的CMOS工艺线在LDO中进行了投片验证,实测芯片静态功耗电流仅为50μA,当输入电压从3V跳变到5V时,输出电压的上冲与下冲都小于15mV,负载电阻从18kΩ跳变到9Ω时,输出电压的最大变化小于20mV。投片测试结果表明,该补偿方法可在提高系统环路稳定性的同时消除额外功耗。     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

0.1-1.2GHz宽带巴伦低噪声放大器设计

提出了一种可用于0.1-1.2 GHz射频接收机前端的宽带巴伦低噪声放大器(Balun-LNA).采用噪声抵消技术,输入匹配网络的沟道热噪声和闪烁噪声在输出端被抵消,在宽带内可同时实现良好的输入匹配和低噪声性能.通过分别在输入匹配级内增加共源放大器,在噪声抵消级内增加共源共栅放大器实现单端转差分功能.电路采用电流复用技术降低系统功耗.设计基于TSMC 0.18 μm CMOS工艺,LNA的最大增益达到13.5dB,噪声系数为3.2-4.1 dB,输入回波损耗低于-15 dB.在700 MHz处输入1 dB压缩点为-8 dBm,在1.8 V供电电压下电路的直流功耗为24 mW,芯片面积为0.062 5 mm 2 .     

具备时间延迟积分的高性能线阵288×4 CMOS读出电路

描述了一种高性能CMOS线阵288×4读出电路的设计.该读出电路是一个大规模混合信号电路,集成了时间延迟积分以提高信噪比,实现了缺陷像素剔除以提高阵列的可靠性.其他特征包括积分时间可调,多级增益,双向扫描,超采样,以及内建电测试.该芯片采用1.2μm双层多晶硅双层金属CMOS工艺.测量得到的总功耗约为24mW,工作电压5V.     

用于GNSS的高增益宽带低噪声放大器

基于UMC 0.18 μm CMOS 工艺,设计了一款用于全球卫星导航系统(GNSS)的宽带低噪声放大器(LNA). 其中,采用并联反馈电阻噪声抵消结构降低整体电路的噪声,使用电感峰化技术提升工作频带内的增益平坦度,进而优化高频噪声性能. 此外,采用共源共栅结构提高电路的反向隔离度. 仿真结果表明,在电源电压为1.8 V 的条件下,低噪声放大器的-3 dB 带宽为1 GHz,最大增益为15.08 dB,在1-2 GHz 内增益变化范围为±1 dB,噪声系数为2.65-2.82 dB,输入回波损耗和反向传输系数分别小于-13 dB 和-40 dB. 芯片核心面积为740 μm×445 μm.