基于VHDL的全数字锁相环的设计

叙述了全数字锁相环的工作原理,提出了应用VHDL技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD予以实现,给出了系统主要模块的设计过程和仿真结果。     

基于FPGA锁相环直流电机控制的研究

锁相环控制是直流电动机控制稳定性较高的一种控制方式．针对直流电机的控制，提出一种采用FPGA和锁相环相结合的数字控制技术．介绍了FPGA锁相环直流电机控制系统的结构和软件流程，主要分析了在FPGA中实现数字锁相环控制系统的方法和原理，讨论了二阶控制系统的形成．     

一种DPLL的FPGA实现及其特性仿真

基于VHDL语言设计了一种面向声波定位的数字锁相环。介绍了数字锁相环路主要模块的结构,利用FPGA实现了这种数字锁相环。通过理论与仿真分析的方法对其性能进行了研究,其技术参数符合声波多普勒频率偏测量要求。     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

五千兆赫微波频率合成器

本文提出了一个微发频率合成器的设计方案。该方案用低频数字锁相环实现波道变换,用脉冲锁相环将频率倍频到微波波段。文中着重阐述了该合成器的主要部件——100兆赫模拟数字混合锁相环和1000兆赫脉冲锁相环的设计原理。     

一种改进的一阶数字锁相环(简报)

锁相环(PLL)在电子通信中得到了广泛的应用,并已成为频率合成、调制解调等领域的关键技术.随着近年来数字通信的兴起和集成电路的发展,数字锁相环(DPLL)正以其数字化、集成化和高频率的优势得到越来越广泛的应用.本文在对传统的一阶数字锁相环分析的基础上,提出了一种更为灵活的一阶数字锁相环的实现方法,并提高了性能,且易于用FPGA实现.最后,本文列举了该数字锁相环在上海市科委重点项目"微机电系统一微带天线与中继系统"中的应用,并收到了理想的效果.     

锁相环在有源电力滤波器中的应用

针对在有源滤波器设计过程中，参考电流的获取有很高的实时性要求，用数字方法实现，并在实现过程中采用了锁相环同步采样技术，给出了锁相环的硬件设计过程，最后通过仿真验证了其有效性和可行性。     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

嵌入式数字锁相环的设计实现

以应急光通信系统为工程背景，设计一种基于FPGA技术的嵌入式数字锁相环．在论述数字锁相环的工作原理和功能的基础上，详细地给出了数字锁相环中数控振荡器的设计，并给出MAX＋PLUSⅡ环境下的验证结果．该锁相环采用FPGA作为核心器件，在片内实现了大多数逻辑，极大地减少了分立元件的使用，系统性能运行良好．     

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

超前滞后型数字锁相环LL-DPLL在FPGA／CPLD中的实现

研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计方案．     

用于未记录CD-R光盘的二级高精度主轴恒线速控制方法

为了解决CD-R盘片测试仪中,对未记录CD-R盘的高精度主轴恒线速控制问题,提出了一种基于数字P ID(比例积分微分)和锁相环的二级高精度主轴恒线速控制方法。该方法用从CD-R盘上读取的摆动时钟信号作为控制反馈量,结合了数字P ID的快速性和锁相环的高精度,使用数字P ID控制光盘主轴电机快速接近一倍恒线速,之后切入锁相环实现高精度恒线速控制。对二级高精度主轴恒线速控制方法进行了研究,合理选择了控制参数。仿真和实验结果表明,系统调整时间优于0.2 s,控制精度优于0.03%,完全可以满足CD-R盘片测试仪的需要。     

基于FPGA的全数字锁相环性能改进的设计

简单介绍了全数字锁相环(ADPLL)的工作原理,详细论述了一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出了部分VHDL设计程序代码和仿真波形.在此数控振荡器的设计中引入了翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的.     

基于FPGA的数字锁相环的设计与实现

本文介绍了当前广泛应用的数字锁相环的原理和基于FPGA的设计与实现方法,阐明了其基本工作原理和设计思想,给出了系统主要模块的设计过程和仿真结果;用可编程逻辑器件FPGA予以实现。     

数字锁相环在倍频电路中的应用

文章简述了锁相环的发展和组成,重点介绍了数字锁相环PE3236的内部组成,并分析了利用PE3236、二分频器、四分频器以及环路滤波器、压控振荡器组成的倍频电路,并且对环路滤波器和环路特性作了简要说明,从而给出了一种实现了频率合成的更加优化的方法。     

数字锁相倍频环的噪声分析及最佳参数选择

为解决数字锁相环的噪声分析及最佳参数选择问题，本文从理论上对数字锁相环输出相位噪声方差进行了分析，并在锁相环输出相位噪声方差最小的最佳准则下证明其最佳参数选择为ξ＝１．从而为数字锁相环的设计与调整提供了可靠的理论根据。     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

SystemView实现通信系统中锁相环电路的仿真

现代通信系统中,为确保通信的稳定与可靠,对通信设备的频率准确率和稳定度提出了极高的要求.本文论述了数字锁相环频率合成的原理,利用SystemView实现通信系统中锁相环电路的仿真,并对结果进行分析.     

基于LabVIEW的软件数字锁相环实现

锁相环在测控、数字信号处理等领域有着广泛的应用。软件锁相环成为锁相环发展的趋势之一,根据锁相环路的基本组成及原理,利用LabVIEW软件提供的强大的数值计算和信号分析等能力对软件数字锁相环进行设计。实验和仿真结果表明该软件锁相环具有较好的捕获和跟踪性能。利用软件实现的锁相环比硬件锁相环具有更好的灵活性和通用性,同时具有结构简单、参数设计灵活等优点。