基于校验矩阵的BCH码译码方法的研究

借助无噪压缩感知理论和基追踪BP算法,提出了基于校验矩阵的BCH码译码方法.证明了校验矩阵H满足2 K阶约束等距性RIP.提出了重构差错图案E的压缩感知模型,设计了基于校验矩阵的BCH码译码仿真实验方案.以纠正2位错误的(15,7)和(31,21)BCH码和纠正3位错误的(15,5)和(31,16)BCH码为例,进行仿真实验,通过码字重构的成功率和误码率,分析比较了本文方法与Berlekamp(BM)迭代译码算法的译码效果.实验结果表明,基于校验矩阵的BCH码译码方法是可行和有效的.     

基于查找表的BCH码快速译码算法

针对二进制BCH码的传统查找表译码算法占用很大内存空间的问题,提出了一种减少占用内存的快速查找表译码算法.对于(31,21,5)BCH码,该算法在查找表中仅存储信息位发生1到2位错误时的错误图样和对应的伴随式,结合接收码字伴随式的汉明重量进行译码,可比传统的查找表译码算法节省了约50％的存储资源.对(31,21,5)B...     

闪存控制器中BCH解码器的VLSI设计

为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积.     

压缩感知理论在BCH码译码中的应用

借助无噪条件下的压缩感知理论,研究了BCH码的译码方法.将校验矩阵作为测量矩阵,伴随式作为测量信号,建立了重构差错图案的压缩感知模型.采用基追踪BP算法,重构了BCH码的差错图案,以(15,11)BCH码为例,验证了重构的差错图案的正确性.根据收码和差错图案计算出码字估值,通过误码率和码字估值成功率,比较了基追踪BP算法和Berlekamp迭代译码算法的译码效果.以BCH短码和长码为例,进行仿真实验,验证了采用压缩感知理论和基追踪BP算法实现BCH码译码的可行性和有效性.     

一种扩展部分BCH码纠错能力的方法

提出一种简单的查表译码算法以扩展某些BCH码的纠错能力.首先搜索出BCH(n,k,t)码能够纠正的码重为t 1的错误图样,再将这些错误图样与码重小于t 1的错误图样放在一起,根据它们对应的伴随式大小进行排序,优化存储于硬件设备中,从而进行查表法译码.仿真表明:对于BCH码,采用这种译码方法,在相同的码长和信息比特数的条件下,能够比一般的BCH译码方法纠正更多错误,而且译码电路相对简单,译码速度快.这种提高纠错能力的译码方法对所有的二进制线性循环码都是适用的.     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

基于可见光图像和红外图像决策级融合的目标检测算法

针对目前NAND FLASH随着使用时间的增长误码率随之增高的特性,提出了一种在使用更少校验位的情况下纠错能力更强的高速并行RCRF+BCH纠错方案,初步用RCRF的思想对部分初始擦除错误进行纠正,然后级联BCH码纠正剩余的位错,很好地保证数据的准确性,显著提高存储系统的可靠性。首先详细阐述了该高速并行算法的编译码原理和执行步骤,在BCH部分中使用消耗更少硬件资源的无求逆的iBM关键方程求解算法,然后推导出错误位置多项式不同路径的几种确定形式,方便应用组合逻辑对其进行描述,避免了复杂的迭代判断过程,进一步提高了译码速度,并采用模块化的处理方式和流水线的操作模式优化了BCH的编译码结构。最终在FPGA平台硬件实现并仿真验证了此方案的有效性。     

垂直分层空时码的迭代检测算法

为解决垂直分层空时码的最优最大似然（ML）检测难以实现,而常用检测算法的性能受到错误传播影响的问题,提出了一种垂直分层空时码的迭代检测（ID）算法．该算法利用多天线接收信号的软信息进行迭代并行消除干扰,有效地降低了错误传播的影响．仿真结果表明,ID算法的收敛速度快,其检测性能比常用的ZF—DFE算法有明显的提高;在低信噪比区域,ID算法的检测性能与ML算法相当．     

缩短BCH码的快速编译码方法和硬件优化设计

文章提出一种缩短Bose-Chaudhuri-Hocquenghem(BCH)码的快速编译码方法,编码过程的计算量为(k-i)(n-k),当i较小时,总计算量为O(nk-k~2),译码过程矩阵复用编码过程矩阵,计算量为0;研究了基准错误图样与码字错误位置对应关系的规律,并从减少错误图样和减少纠错电路的角度,对缩短BCH码的硬件实现进行优化;设计缩短BCH码(36,24,5),该方法在编码过程减少91%的矩阵计算量,减少66.7%的元素个数,译码过程完全省略元素计算过程,错误图样码向量减少11.8%,纠错电路减少51.4%。     

BCH码的定义集分解及应用

以分圆陪集理论和方法为基础,由二元码的Euclid正交性理论和四元码的Hermite正交性理论,分别引入二元BCH码和四元BCH码的定义集分解概念；再利用BCH码的定义集分解导出二元BCH码和四元BCH码的对偶码的正交分解.在此基础上,研究并解决了本原二元和四元BCH码的定义集分解；依据BCH码的定义集分解结论,构造出一些参数优良的纠缠辅助量子纠错码.定义集分解方法简化了由BCH码构造纠缠辅助量子纠错码的理论推导,改进了已有文献中确定最优纠缠比特数的算法,提供了一种计算最优纠缠比特数的新思路,为研究由循环码构造纠缠辅助量子纠错码问题提供了可借鉴的新理论和新方法.     

一种基于RCRF+BCH算法的NAND FLASH纠错方案的FPGA设计与实现

针对可见光图像和红外图像的融合目标检测问题,提出了一种基于决策级融合的目标检测算法。通过建立带标注的数据集对YOLOv3网络进行重新训练,并在融合之前,利用训练好的YOLOv3网络对可见光图像和红外图像分别进行检测。在融合过程中,提出了一种新颖的检测融合算法,首先,保留只在可见光图像或只在红外图像中检测到的目标的准确结果;然后,对在可见光图像和红外图像中同时检测到的同一目标的准确结果进行加权融合;最后,将所得的检测结果进行合并,作为融合图像中所有对应目标的检测结果,进而实现基于决策级融合的快速目标检测。实验结果表明：各项指标在建立的数据集上均有较好的表现。所提算法的检测精度达到了84.07%,与单独检测可见光图像和红外图像的算法相比,检测精度分别提升了2.44%和21.89%,可以检测到更多的目标并且减少了误检目标的情况;与3种基于特征级图像融合的检测算法相比,算法的检测精度分别提升了4.5%,1.74%和3.42%。     

MPT1327集群信令纠错解码的一种快速算法

针对 MPT1 3 2 7集群信令采用的 BCH( 63 ,4 8)纠错编码 ,给出了它的编码方法及检错原理 ,提出了纠正 2位随机错误和 4位突发错误的快速算法 ,与经典的迭代算法相比 ,运算速度提高了 1～ 3倍 ,已成功应用于自行开发的无线接入网中     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

基于线段投影的ADMM-LP译码算法硬件实现

奇偶校验多胞体投影是交替方向乘子法（ADMM）译码算法中最为复杂的部分,复杂的投影计算使得ADMM译码算法复杂度较高且无高效的硬件实现方案。使用线段投影算法(LSA)计算校验多胞体投影可以省去复杂的排序和迭代操作,仅需进行简单的加减与比较运算,十分适合硬件实现。本文首先针对硬件实现对线段投影算法进行简化,并设计了完整的ADMM译码硬件实现方案,在FPGA中搭建了完整译码平台进行实验。实验表明：相较于已有的译码器,本文实现的ADMM-LSA译码器误码率性能基本一致,译码速度提高了30.6%,且在硬件资源消耗上有大幅减少,其中LUT资源使用量减少了40.3%,FF资源减少67.6%,DSP资源减少54.5%。     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

改进的并行积分算法低通滤波器的FPGA设计

对积分算法低通滤波器进行了理论分析,通过加Hamming窗对其进行了改进,使其频谱泄漏有了很大改善.分析了并行结构滤波器的实现方法以及可行性,在FPGA器件上对该算法实现并行设计,给出了硬件具体实现模块.从实验结果可以看出,这种改进滤波器实现结构的算法可以灵活地处理综合的面积和速度的约束关系,使最后的设计达到最优.     

一种新的微型无人机数字图像无线传输系统

数字图像无线传输是微型无人机执行侦察、监视任务的重要组成部分。针对微型无人机的特点及其对图像传输的实时性要求,采用基于内嵌延拓5/3提升小波的改进SPECK图像压缩算法、基于Turbo码的信道纠错编码及扩频发射技术,提出一种新型数字图像无线传输系统。通过分析该系统的结构和原理,讨论了所涉及的关键技术及解决方案,就内嵌延拓5/3提升小波算法进行了硬件设计与仿真。结果表明,该结构算法简单、占硬件资源少、运算速度快、功耗低;所设计的系统压缩性能高、抗差错能力强及传输可靠,能满足微型无人机的特殊任务需求。     

基于混合CORDIC的神经网络激活函数的实现

讨论了基于混合坐标旋转数字计算机算法设计并实现对数-S形激活函数的方法,采用超高速集成电路硬件描述语言和流水线技术构造的对数-S形函数的寄存器传输级模块在现场可编程门阵列上给予硬件实现,优化后的对数-S形函数模块结合了查找表和坐标旋转数字计算机迭代算法的特点,具有高效率、高速度、高精度等优点.实验数据表明,本设计模块计算结果的平均误差为0.05 %,最大误差为0.19 %,最大工作频率为109 MHz,满足神经网络超大规模集成电路的要求.     

一种二元BCH的快速解析译码算法

一种二元ＢＣＨ的快速解析译码算法许伟平（东南大学无线电工程系，南京２１００１８）１ＢＣＨ码突发错误的解析译码算法一个可纠ｔ个随机和ｂ个突发错的二元ＢＣＨ（ｎ，ｋ）码，有两种形式的伴随式定义式中，ａ是扩域ＧＦ（２ｍ）的本原元；Ｅ（ｘ）为错码多项式；Ｒ（...