可编程逻辑器件架构设计展望

随着人工智能、区块链、云计算、大数据、边缘计算、智慧家庭、物联网和5G等信息技术的发展,其对电子硬件系统在系统频率、数据吞吐量、高速传输、数据带宽等性能方面提出了更高的要求,尤其是在国家电子信息技术政策的宏观引领下,信息产业升级需求驱动软件系统、硬件系统、基础元器件等信息技术不断向前发展.截至目前,作为电子硬件系统的核心基础元器件之一,现场可编程逻辑门阵列(Field Programmable Logic Array,FPGA)器件的集成规模、信号处理能力、数据带宽、系统频率,以及高速传输均达到较高水平,为信息技术应用做出了巨大贡献.然而,随着信息技术的不断发展,目前FPGA的性能越来越不能满足日益增长的电子信息技术硬件系统需求,FPGA性能升级势在必行.FPGA作为可编程逻辑器件,其可将处理器、存储器、协议模块、时钟模块、SERDES、PCIE、DDR控制器和DSP等集成在一起.同时,结合FPGA本身的可编程逻辑单元模块、互连线等,可在FPGA器件中形成一个高性能的复杂的系统应用设计.随着信息技术发展对高性能系统的要求,如何将上述资源有机结合在一起,充分发挥其性能优势变得日益紧迫和重要.因此,FPGA的架构设计重要性显而易见.在FPGA架构设计中,需要解决逻辑规模、布局布线延时、时钟偏斜、系统带宽、数据吞吐量、高速传输,以及资源的高效利用率等问题.下面我们将从基本模块结构设计、系统结构设计等进行概述,对未来FPGA架构设计趋势进行展望.     

基于改进的BM算法在IDS中的实现

指出了模式匹配技术的好坏直接关系到检测系统性能的好坏 ,通过对开放的源代码snort中模式匹配技术的改进 ,提出了一种更快的字符匹配算法 .该算法可以大大加快入侵检测系统的检测速度 ,提高现有的入侵检测系统的检测能力 .     

一个改进的BM串匹配算法

本文利用ＢＭ算法的特点，改变ＢＭ算法在模式匹配过程中逐位匹配的顺序，得到了个ＢＭ算法的改进算法ＮＥＷＢＭ。本文给出了算法的正确性证明及时耗分析。     

IDS中的BM算法及改进

网络入侵检测系统(NIDS)常常依赖于精确的模式匹配技术,而算法的效率又依赖于算法的选择、实现以及使用频率.由于各种原因,模式匹配技术可能成为入侵检测系统的瓶颈.所以为了跟上快速增长的网络速度和网络流量,有必要对模式算法进行一些改进,本文描述了IDS中比较成熟的一种算法--BM算法,并在它的基础上提出一些改进.     

基于BM的模式匹配改进算法

文章分析了BM算法及其改进算法BMHS,在此基础上提出了BM的改进算法FSBM.该算法利用当前匹配窗口的下一个字符的位置信息以及当前尝试中的已匹配子串,增大右移量,减少匹配次数,有效地加快了模式匹配的速度.     

基于DA算法的FIR滤波器硬件实现

高速FIR滤波器是数字接收机中中频处理的关键组成部分，传统的基于通用DSP的实现方法往往满足不了要求，而基于FPGA的硬件设计在速度上有很大的优势。因此，研究了采用DA算法的FIR硬件设计，分析了如何在逻辑资源占用和处理速度上进一步提高性能，并以16抽头8 bits FIR滤波器为例在XCS05的FPGA芯片中进行了实现。     

基于BM算法的匹配算法的改进

对SNORT的原有规则匹配算法BM算法改进,利用规则树实现了BM算法的多模式匹配功能,在跳跃方面主要依靠于最短模式串与规则树首字符重复出现间隔距离双重控制,在首字符不匹配的情况下,移动模式串的最大距离就是前缀树中最短模式串长度,在整个匹配过程中,最大移动距离是由该前缀树中最短模式串的长度决定;而首字符匹配时,最大移动距离是由规则树首字符重复出现间隔距离决定。     

循环迭代信道补偿算法

在移动通信系统中,由于信道的时变特性,从训练序列得到的信道估计直接应用于数据解扩上,会带来较大的误差.为了降低这种误差,提出了循环迭代的算法,通过对数据域信道估计进行补偿,提高了单个时隙信道估计精度.仿真结果表明:该算法性能良好,特别是在单时隙业务下,由于每个时隙的信道估计独立计算和修正,可以提供准确的信道估计,对数据解扩性能有较大的提高;当用户在高速运动情况下,由于不受用户运动速度和信道衰落的限制,该算法性能明显优于其他方法.     

DA自适应数字滤波器在FPGA中实现的改进研究

在自适应滤波器的设计中，滤波阶数增加时，保持滤波器的吞吐量成为了设计的难点。文章根据最小均方（LMS）算法自适应FIR数字滤波器的基本原理，介绍了一种改进型分布式算法DA自适应FIR数字滤波器在FPGA中的设计方法。设计在QuartusⅡ中编译、仿真、综合后下载到Stratix FPGA中较好地解决了滤波器阶数增加与吞吐量之间的关系。     

一种快速的BM模式匹配改进算法

文章在分析BM算法以及一些重要的改进算法的基础上,提出了一种新的改进算法———BMG算法。该算法结合了BMH算法和BMHS算法的优点,同时考虑了字符串后一位字母的惟一性,大大提高了最大位移m 1的出现概率,因此有效地加快了匹配速度。     

任意阶 LMSTDE 算法的 FPGA结构化设计

提出了一种任意阶基于最小均方误差（LMS）白适应时延估计（LMSTDE）算法的现场可编程逻辑门阵列（FPGA）结构化设计方法．将原有的低阶次LMSTDE算法中速度受限的顺序迭代运算优化为只包含误差更新和权系数更新操作的全并行乘／加运算,并进一步分离为不依赖于阶次变量的功能运算单元,最后将软件设计中的结构化方法运用到FP...     

An efficient algorithm and FPGA implementation of video luminance transient improvement

<正> In this paper,a high-performance and low-complexity luminance transient improvement (LTI) algorithmis proposed and efficiently implemented on field programmable gate array (FPGA) devices,whichcan be widely used to enhance the sharpness of digital video.The proposed algorithm generates the correctionsignal by using the difference of the outputs of two Gaussian filters with different variances,andthen modulates the correction signal adaptively according to the local contrast information of video frames.A 2-D min/max nonlinear filter is employed to suppress overshoots around edges.The proposed algorithmis thoroughly confirmed by experiments and compared with other algorithms on images,which producessteeper edges and better visual quality while suppressing noise and artifacts.And the hardware architecturesuitable for FPGA implementation is optimized based on the property of the algorithm and proves tobe effective and efficient in many respects,such as resource consumption,performance and reconfigurability.The specific implementation details on both Xilinx and Altera FPGA devices are also described inthis paper.     

Single-particle 3D reconstruction on specialized stream architecture and comparison with GPGPUs

The wide acceptance and data deluge in medical imaging processing require faster and more efficient systems to be built.Due to the advances in heterogeneous architectures recently,there has been a resurgence in the first research aimed at FPGA-based as well as GPGPU-based accelerator design.This paper quantitatively analyzes the workload,computational intensity and memory performance of a single-particle 3D reconstruction application,called EMAN,and parallelizes it on CU-DA GPGPU architectures and decouples the memory operations from the computing flow and orches-trates the thread-data mapping to reduce the overhead of off-chip memory operations.Then it exploits the trend towards FPGA-based accelerator design,which is achieved by offloading computingintensive kernels to dedicated hardware modules.Furthermore,a customized memory subsystem is also designed to facilitate the decoupling and optimization of computing dominated data access patterns.This paper evaluates the proposed accelerator design strategies by comparing it with a parallelized program on a 4-cores CPU.The CUDA version on a GTX480 shows a speedup of about 6 times.The performance of the stream architecture implemented on a Xilinx Virtex LX330 FPGA is justified by the reported speedup of 2.54 times.Meanwhile,measured in terms of power efficiency,the FPGA-based accelerator outperforms a 4-cores CPU and a GTX480 by 7.3 times and 3.4 times,respectively.     

SAA7111A芯片在视频图像处理FPGA设计中的应用

信息化产业的迅速发展促使视频图像处理技术广泛应用于各种领域,Philips公司生产的增强型视频输入处理芯片SAA7111A在图像处理前端实现了AD转换和解码的功能,该文介绍了该芯片的功能,并给出利用该芯片实现视频图像处理功能的FPGA板的软硬件设计方法。     

基于FPGA的SLC-LSCMA算法的波束形成器的设计与实现

 以SLC-LSCMA算法为基础,利用该算法的高稳定性和快速收敛的特性,设计实现了一个16元均匀圆阵的波束形成器;该波束形成器利用复数乘法器和累加器实现复输入信号和复加权因子的相乘和累加,与传统算法准则设计的波束形成器相比具有消耗硬件资源少、运算速度快等特点.该波束形成器采用硬件描述语言Verilog HDL设计,利用Quartus Ⅱ 8.0进行了综合和布线,最终以Altera公司的EP2C35F672C6芯片为下载目标,其时序仿真可稳定工作在50MHz的时钟频率下.本设计可广泛应用于移动通信和卫星通信领域.     

基于流水线架构的卷积神经网络FPGA实现

卷积神经网络（CNN）已被广泛用于图像处理领域,且通常在CPU和GPU平台上进行计算,然而在CNN推理阶段存在CPU计算速度慢和GPU功耗高的问题。鉴于现场可编程门阵列（field programmable gate array,FPGA）能够实现计算速度和功耗的平衡,针对当前在卷积结构设计、流水线设计、存储优化方面存在的问题,设计了基于FPGA的卷积神经网络并行加速结构。首先将图像数据和权值数据定点化为16 bit定点数,一定程度上减少了乘加运算的复杂性;然后根据卷积计算的并行特性,设计了一种高并行流水线卷积运算电路,提高了卷积运算性能,同时也对与片外存储进行数据交互的流水线存储结构进行了优化,以减少数据传输的时间消耗。实验结果表明,整体加速器在ImageNet数据集上的识别率达到94.6%,与近年来相关领域的报道结果相比,本文在计算性能方面有一定的优势。     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

高速802.16d OFDM基带系统研究与FPGA设计

通过研究OFDM（orthogonal frequency division multiplexing）系统的定时同步算法和信道估计算法,综合考虑算法性能和算法的计算量,提出适合FPGA实现的定时同步和信道估计算法,实现了基于IEEE802.16d协议的OFDM基带系统的FPGA设计。基于ISE和Modelsim软件,对所设计的系统进行综合和仿真,在XILINX公司的XC2VP30芯片上实现了接收机和发射机。发射机和接收机的各级间全部采用流水线结构,综合和仿真结果表明所设计系统节省了硬件资源,提高了数据传输速率。     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。     

基于IP协议的FPGA万兆可靠互联通信设计与实现

近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s.