基于扩展多项式集的一种串行乘法器设计

基于多项式基定义了扩展多项式集,利用其形式表示有限域F_2n中的元素.通过分析多项式集下的乘法运算公式,设计出一种有效的串行乘法器,仅需n个异或门和n+1个门数.     

一种应用于嵌入式FPGA卷积神经网络加速器的串行乘法器设计

为满足神经网络中多种位宽数据计算的动态需求,从而提升硬件资源的能效,提出一种位串行乘法器设计—以1 bit的计算逻辑为核心,将多位数据的并行乘操作转化为每个周期进行1位数据乘操作的串行计算方式.为进一步提升硬件资源的利用率,在此基础上提出多通道位串行乘法器阵列同时进行多个数据的并行计算.实验结果显示,在最大支持位宽为8 bit的条件下,单通道位串行乘法器的LUT资源使用量是并行乘法器的41%,LUT资源有效利用率是并行乘法器的1.32倍;当通道数为8时,多通道位串行乘法器阵列的LUT资源使用量是多通道并行乘法器阵列的29%.该结构实现了硬件资源和性能之间的平衡——提高硬件资源的利用率从而提升计算效能.     

有限域上的通用乘法器设计

以GF（2^8）域为例,给出了基于正则基的一种通用串行乘法器的设计方法,该设计原理可适用于任何有限域上的通用串行乘法器设计。     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

基于精度可变乘法器的脉动阵列

为了有效地支持神经网络中精度变化的权重参数的乘法计算,针对多种神经网络的参数位宽需求和单比特乘法器存在的性能下降问题,结合卷积计算中特征图复用的特点,提出基于精度可变乘法器的脉动阵列结构.将被多次使用的乘数的两比特积寄存在查找表中,从而将乘法操作转化为查表操作,设计支持偶数比特精度的两比特串行乘法器;基于该串行乘法器的处理单元作为脉动阵列的基本组成部分,在计算开始之前将特征图加载至相应位置,计算过程中完成乘累加计算和数据控制.相邻的处理单元局部连接可构成任意所需规模的脉动阵列.实验结果表明,基于Xilinx ZCU102现场可编程逻辑门阵列平台,提出的精度可变乘法器,相比于最先进的单比特乘法器,资源归一化性能提升1.8倍,并且在多种神经网络上的性能平均提升80%.     

模拟乘法器的分析方法及其应用

本文分析了模拟乘法器原理 ,介绍了其在电子技术中的应用     

ηT配对的配对域F36m上的最优乘法算法

在基于配对的公钥密码学应用中, 配对的有效快速实现依赖于基域的扩域中乘法算法的有效快速的实现,特别是在η_T配对的实现中需要 F_3^6m中的快速乘法运算。作者提出了对偶插值算法, 其渐近复杂度为 11 次基域中 的乘法运算, 这达到了F_3^6m中乘法运算的理论下界。     

基于串行RLS 的汽车双参数联合辨识

整车质量与质心位置是汽车重要的结构参数,也是试验中必要的量测值和主动安全控制系统必需的工作参数．文中针对汽车实际使用过程中质量经常发生变化的情况,提出一种汽车双参数联合辨识方法．该方法基于两个串行的递推最小二乘( RLS) 法,以汽车出厂初始参数为串行RLS 辨识算法的初始值,结合蛇行试验辨识质心位置; 然后,以辨识所得的质心位置结合双移线试验辨识整车质量,将辨识所得质量序列方差作为门槛值,通过有限次的递推循环,可以使得汽车整车质量、质心至前轴距离两参数的相对误差均收敛到3%以内．文中最后通过ADAMS 虚拟试验验证了算法的有效性．     

一种基于中国剩余定理的高效乘法器设计

基于中国剩余定理(CRT)的乘法器,是一种新型的混合比特并行乘法器,目前已有的研究成果能使它媲美当前已知最快的乘法器。本文为扩大基于中国剩余定理的乘法器的适用范围,使这类乘法器的架构更一般化,设计了一种通用的公式,并选取不可约五项式f(x)=x^m+x^m-k+x^m-2k+x+1套用了该通用公式将其转化为F(x),通过对F(x)模约简求其商和余数来简化计算。在本文乘法器构建过程中,余数部分延用前人的方法采用中国剩余定理,求商部分创新性地采用两次求逆的方法,最后对该乘法器的时间复杂度和空间复杂度分析。结果表明该乘法器在时间复杂度稍大于当前最快的并行乘法算法的前提下,空间复杂度得到了优化。     

二进制域滑动窗口快速模乘算法

加速GF（2^m）上的模乘运算是提高GF（2^m）上ECC算法性能的关键。分析了窗口宽度ω的comb多项式乘法和NIST约简多项式算法,结合两种算法提出一种滑动窗口的快速模乘算法。该算法弥补了先乘后模方法在时间上和存储空间上的缺点,缩短了运算时间,仿真结果表明快速模算法的运算效率比先乘后模的窗口comb多项式乘法和NIST快速约简速度提高21%左右,预计算只需要ω-1个值。     

域的有限乘法子群元素和的性质研究

在简述域的有限子群的一些基本概念的基础上，探索有限子群的元素和的性质，从而又得到剩余类群的性质，以及寻找一个群的元素的负元素的方法。例如：从定理“如果a”≡1(modp)，(p为素数，a与p互素)，则a a^2 a^3 … a^n为p的倍数”，可推论出：设a与p互素，则a a^2 … a^p-1为p的倍数。类似可得：2 2^2 23 24为5的倍数，2 2^2 2^3 2^4 2^5 2^6为7的倍数，等等。     

基于存储的矩阵乘积优化算法

提出了一种基于存储的矩阵乘积优化算法.该算法转置矩阵,提高cache命中率,从而降低矩阵乘积时间. 实验结果表明此算法是行之有效的.     

矢量乘法器的电感参数测量方法

针对当前测量方式不能准确获得电感参数测量值的现状,采用矢量乘法器技术,设计了电感参数测量系统。该系统主要由程控电源、移相网络、低通滤波器和模拟乘法器组成,可以完成电感参数的自动测量和数据的自动记录与统计。误差分析表明：低通滤波器、A/D转换器和单相基准正弦波发生器的误差分别为0.8%、0.05%和1.6%,系统总体误差为1.970%。该系统测量精确度较高且硬件电路简单、灵活性好,可以用于电感参数的精确测量。     

系数乘法器构成的程控方波信号发生器

介绍一种由89C51单片机控制、BCD系数乘法器4527数字合成的方波信号发生器及其电路组成和工作原理.该方波信号发生器配有键盘及I2C总线形式的LCD液晶显示模块,可在1～10 kHz范围内对发生器的频率进行任意预置和显示,并具有"单点"和"扫描"等多种功能.     

基于满二叉树的原地快速排序

介绍了一种基于满二叉树的原地快速排序算法。与经典快速排序算法相比，新算法每趟划分采用动态枢轴而不是静态枢轴，同时新算法利用满二叉树的特点计算下一趟划分的枢轴位置和元素范围，避免使用递归或开辟内存堆栈。实验表明，新算法的时间性能优于目前最好的原地排序一堆排序。原地快速排序二叉树的概念对排序算法的研究和改进具有很好的理论和实用参考价值。     

一种高性能可扩展双域模乘器的研究与设计

在原始蒙哥马利模乘算法基础上提出一种双域统一的蒙哥马利模乘算法.根据该算法设计了一种高性能可扩展双域模乘单元电路,以支持蒙哥马利模乘运算的加速计算.该模乘单元电路采用以高基数为处理字长,并使用多处理单元流水计算的方法,来实现高效快速的模乘计算,具有高度的可扩展性和可配置性,支持双域任意位宽的模乘运算.在0.18μm CMOS工艺下,对模乘单元电路性能和面积进行评估表明,面积为166×103门,完成1 024bit的模乘运算仅需1.3μs.     

基于OpenMP矩阵相乘并行算法的设计

目的设计并实现一种基于数据划分的矩阵乘法的并行算法,将划分的数据交给多个线程同时执行,充分挖掘计算机的性能。方法根据OpenMP并行编程的基本风格,并在Visual Studio2005上搭建能够实现并行编程的环境平台。结果并行算法所花费的时间较非并行算法短。结论通过与非并行矩阵乘法性能进行比较,验证该算法可以有效地利用多核处理器的优势。     

An asynchronous 32×8-bit multiplier based on LDCVSPG logic

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate (LDCVSPG) logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation (CSMC’s) 0.6 μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz. Biography: ZHONG Xiongguang(1976–), male, Ph.D. candidate,research direction: asynchronous processor design,SoC design methodology.