一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

一种12-bit 1MSPs SAR ADC的设计

设计了工作在5 V单电源电压下,典型采样速度为1 MSPs的12位低功耗逐次逼近型模数转换器。设计中D/A转换器采用了加电容分压器的电荷分布式结构,在扩展并行D/A转换器分辨率的同时大大节省了芯片面积,内置的3.3 V参考电压源采用自偏置的供电方式,提高了基准电压的精度,同时也降低了功耗。使用cadence spectre工具进行仿真,后仿结果表明,设计的D/A转换器、3.3 V基准源满足12 bit A/D转换的要求,逐次逼近A/D转换器可以正常工作。     

用于植入式医用芯片的低电压低功耗SAR ADC

为适应植入式医用芯片的使用要求,给出一低电压低功耗逐次逼近型模数转换器(SARADC)的设计。从降低功耗出发,提出了一种新的能量高效开关策略。与传统开关策略相比,电容阵列的平均开关能量减少了68%,电容阵列的面积仅为传统开关策略的50%;采用带校正的动态比较器,在提高精度的同时可以降低功耗;采用异步时钟,省略了高频时钟产生器,进一步降低了功耗。提出的5 Ms-111位SAR ADC采用SMIC 0.18μm CMOS混合信号工艺流片。供电电压低至1 V,功耗仅为0.236 mW,SNDR,SFDR分别达到55.1,68.38 dB。核心面积为650μm×1 000μm,符合植入式系统的要求。     

12 bit 100 MS/s Flash-SAR混合型模数转换器的设计与实现

文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法,该算法在SAR ADC中添加1 bit冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该ADC采用"3+10"的2级流水线结构,在SMIC 0.18μm互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)混合信号工艺下进行仿真,当电源电压为1.8 V,采样频率为100 MHz,输入信号接近Nyquist频率时,通过数字校准,ADC有效位(effective number of bits,ENOB)为10.990,信噪比为67.973 dB,无杂散波动态范围为95.381 dB,仿真结果证明了该算法能够有效提升ADC系统...     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了整体电路的面积开销.此外,电路还设计了两级预放大器来降低动态比较器的噪声和失调,采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制,芯片内核面积约,在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时,信噪失真比SNDR为65.0 dB,有效位数ENOB为10.51 bit.     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

用于植入式医疗装置的逐次逼近式模数转换器

针对植入式医疗装置对模数转换器(ADC)的超低功耗和高精度要求,提出了一种共模恒定型分段混合编码结构的逐次逼近式模数转换器(SAR-ADC)。该SAR-ADC的电容数模转换器DAC中采用分段混合编码结构,兼具了分段二进制编码的低功耗优势和分段温度计编码的高线性度优势。共模恒定型控制方式具有极低的动态功耗。采用HHNEC 0.35μm CMOS工艺完成了10位共模恒定型分段混合编码SAR-ADC的电路和版图设计。后仿真结果表明:所设计的SARADC的电源电压范围为1.8~3V;在采样率为103 s-1的条件下,其有效位数为9.4位;整个SARADC所消耗的电流仅为60nA,在同等工艺条件下具有更低的功耗;所设计的转换器能够满足心脏起搏器等植入式医疗装置的需求。     

用于植入式医疗设备的低功耗低位逐次逼近型模数转换器

针对植入式医疗设备中关键模块模数转换器(ADC)的超低功耗设计问题,以低功耗的逐次逼近型ADC为基础,提出了低位逐次逼近量化逻辑的模数转换器。量化逻辑主要用于以心电信号为代表的低活动度生物信号,在采用固定分辨率和采样率的情况下,根据信号的变化幅度调整量化次数,以达到降低功耗和压缩数据量的目的,在信号处于基线或缓变间期最少只需要3次量化就可以得到ADC转换结果。采用Global Foundry 0.18m标准CMOS工艺对该ADC进行了电路和版图设计,仿真结果显示,在1.8V的电源电压和1kHz的采样率下,ADC的有效位为9.6b,核心电路平均电流功耗为64～131nA。该低位逐次逼近模数转换器特别适合应用于植入或可穿戴医疗设备中低活动度生物信号的模数转换,在保证量化精度的同时显著降低了ADC的功耗。     

单开关Cuk型三相功率因数校正电路设计

提出一种基于Cuk型的三相功率因数校正电路．该电路采用单开关和三相整流桥实现高功率因数和低谐波电流输入,同时在后级Cuk变换器中采用小容量的过渡电容,使得开关工作在零电流开通和零电压分断．分析了电路的工作原理,并通过仿真和试验验证了分析的正确性．本电路输出电压调节范围宽,对负载有很好的鲁棒性。     

用于超低频信号测量的高精度低功耗增量式模数转换器

针对超低频信号测量装置对模数转换器(ADC)的高精度、低功耗和小面积要求,提出了一种带有斩波稳零(CHS)和自校准技术的增量式模数转换器(I-ADC)。I-ADC带有复位操作,可避免超低频信号带来的模式噪声。为了尽量降低功耗和芯片面积,I-ADC采用一阶结构,并通过增加一定的转换时间来实现14bit的转换精度。该I-ADC采用斩波稳零技术来消除运放低频噪声和失调对其精度的影响,I-ADC的系统失调则采用上电自校准技术来消除。采用DongBu 0.5μm BCD工艺完成了I-ADC电路及其调制器版图的设计。仿真结果表明:在-156.25~156.25 mV输入范围内,I-ADC转换误差的绝对值最大为21μV,微分非线性误差的绝对值最大为0.12bit,积分非线性误差的绝对值最大为0.21bit,调制器的平均电流消耗仅为20μA;调制器的版图面积仅为150μm×310μm;所设计的I-ADC可满足锂电池电量计等超低频测量系统所需的14bit转换精度,并具有显著的低功耗和小面积优势。     

基于连续型Hopfield神经网络的一种A／D变换器

连续型Hopfield神经网络,即Continuous Hopfield Neural Network,简称CHNN。本文主要介绍了用CHNN实现8位A／D变换器的原理、模型、步骤和电路。     

基于逐次逼近法变压器变比测试技术的研究

针对目前变压器在生产过程中以及安装和检修后测试变比方法中存在的精度低、定性差不足,分析了常见测试方法存在的问题,提出了一种基于交流电桥法原理的逐次逼近法测试技术,用该技术研制的变压器变比测试仪,其性能指标全部满足国家标准要求,并具有测量准确、性能稳定、操作简便、安全可靠等优点,是当前最为理想的变压器变比测量方法。     

流水线模数转换器的一种数字校准技术

为了降低流水线模数转换器中数字校准电路的规模和功耗,提出了一种新的基于信号统计规律的后台数字校准技术.该技术采用自适应搜索算法和二元单调函数的幅值增量比较算法,分别对基于信号统计规律的数字校准技术中的距离估计电路和查找表进行优化设计,减少了距离估计所需的数字电路和查找表所需的ROM空间,极大地降低了数字电路的规模和功耗.应用该校准技术实现了一个12位、采样率为4×107 s-1的流水线模数转换器.测试结果表明,同优化前相比,该芯片数字电路的功耗降低了931%,所需ROM空间减小了95%.整个芯片采用SMIC 0.18μm CMOS工艺设计,总功耗为210 mW,芯片面积为3.3 mm×3.7 mm.     

一种新的开关电源变换器控制策略及其仿真实现

针对传统变换器响应速度慢、无法有效适应负载突变的缺点,本文提出了一种新的控制策略,该方案以BUCK变换器为模型,在目前较为流行的V2（voltage-voltage）控制策略的基础上,在内反馈环中采用电感电流与输出电压相加作为反馈量,以此实现高效、快速的信号转换。仿真结果表明该方案能够对负载突变具有较快的响应速度,并且具有良好的抗干扰能力。