基于FPGA的神经网络硬件可重构实现

针对软件实现神经网络速度慢的缺点,介绍了一种神经网络在FPGA上可重构实现的设计方法.设计中依据成熟的BP算法公式,以一个三层的BP网络为例,利用Verilog HDL硬件语言自顶向下设计各个模块,使网络训练时将前向模块、误差反传模块和相应的控制模块同时配置到FPGA中进行网络训练;而当训练好的网络正常工作时,只在FPGA中配置前向模块和相应的控制模块就可以高速运行该神经网络.实验结果表明,该系统结构能极大地提高BP网络的学习速度.     

基于混合式两阶段的动态部分重构FPGA软硬件划分算法

动态部分重构的特性大大提高了硬件设计的灵活性,但传统的软硬件划分算法不再适用于针对这类硬件的系统设计。部分研究考虑了动态部分重构的特性,并建立了混合整数线性规划(MILP)模型进行求解。但是由于MILP自身的限制,求解时间特别长,只能处理规模较小的问题。为了能够处理规模较大的问题,并且缩短求解时间,该文对MILP方法进行了详细的分析,并且通过启发式算法确定部分关键任务的状态,从而减小MILP的规模,加快求解速度。实验结果表明:与传统的数学规划方法相比,在求解质量不变的情况下,该算法可以得到最高约200倍的速度提升。     

基于FPGA的嵌入式系统中动态可重构方法研究

随着大规模现场可编程门阵列FPGA的出现,实时电路的动态可重构技术逐渐成为国际学术界的研究热点;文章介绍了基于FPGA的动态可重构技术的原理、分类以及系统的开发流程,最后讨论了动态可重构的应用和现如今存在的问题。     

一种基于FPGA动态可重构的图像融合算法

提出一种基于FPGA动态可重构的图像融合算法.该方法对小波分解后的图像低频子带采用平均融合算子处理,在高频子带的融合中依据小波系数树状结构特点,提出了一种新的自适应融合方法,最后经过小波逆变换得到融合图像.核心算法集成到一片FPGA中实现,提高算法的实时性,降低系统的实际功耗,有效地减少融合图像的失真.     

基于FPGA的动态局部可重构方法分析与比较

介绍支持现场可编程逻辑器件（FPGA）重构的3种设计流程的设计步骤、优点和局限性,并总结每种方法的适用情况,为实际应用动态局部重构技术提供参考。     

FPGA动态可重构数字电路容错系统的研究

在介绍ＦＰＧＡ动态可重构技术原理的基础上,探讨了该技术在数字电路容错系统中的应用方法和构成,并针对某心脏 搏器电路系统,采用ＦＰＧＡ动态可重构方法进行了系统的容错设计与实验。结果表明,ＦＰＧＡ动态可重构容错系统作为数字电路容错系统设计的新方法,和传统的容错系统相比,不仅大大节省硬件资源的开销,且自适应能力强,可靠性。     

基于FPGA的AES加密算法可重构设计

在信息的传输过程中,对信息进行加密处理是保证信息安全的关键。用FPGA技术实现了AES加密算法并针对算法的反馈工作模式,通过采取等效解密过程、就算法中的关键函数进行优化、实现密钥扩展与加／解密的并行进行等措施降低了算法实现的硬件复杂度,提高了数据处理速度,仿真过程验证了设计的正确性。     

基于FPGA的高性能关节伺服系统控制器实现

提出了一种基于NIOS Ⅱ软核处理器的全数字化的关节伺服系统控制器的设计方案.该方案不仅实现了电机的矢量控制算法、M/T测速算法以及SPWM算法,而且还实现了关节空间的轨迹规划、位置控制和力矩控制.同时在所设计的关节控制器FPGA内部嵌入了CAN控制器软核,实现了与主控计算机的CAN总线接口和关节控制器参数的在线调整.关节内部电流环控制采样频率为20 kHz,而位置环、力矩环的控制采样频率低于1 kHz.实验结果表明:关节系统的定位精度优于0.01°,由6个完全相同的关节构成的空间机械臂(臂长1.8 m),末端定位精度为±2.7 mm,完全满足空间机械臂系统的要求.     

FPGA可重构技术实现并行计算系统的应用研究

随着大规模可编程器件FPGA复杂度的增加,设计者可以根据不同的应用需求,以FPGA作为可重构硬件,设计和构造面向某种算法的具有专用硬件的高速和软件编程灵活性能的可重构计算系统。在现代大规模逻辑设备的越来越强的能力支持下,各种可重构计算系统的研究,使得构造有关新的计算机体系结构的某些"概念验证"成为现实。介绍FPGA可重构硬件器件特点、可重构计算系统的概念,可重构计算系统的设计方法及其在实时三维立体视觉系统中高速并行计算上的应用。     

一种适于动态部分可重构的NoC结构

提出了一种适用于动态部分可重构系统的NoC结构,它的主要优点是通信效率高和可扩展性好.为适应动态部分重构,NoC不仅传输普通数据,而且传输配置位流数据.NoC将每个资源节点作为一个配置区域,在网络数据包中加入类型域以区分普通数据与配置数据,并相应地将网络接口分为普通接口与配置接口.采用ModelSim对随机均匀分布模式进行了仿真测试,得出所设计网络的最高吞吐率为0.40 flit·cycle-1·Ip-1.为了验证系统的有效性,通过在Xilinx Virtex4 xc4vsx35-10芯片上构建原型系统进行实验.结果表明,系统能在50 MHz上正常工作.     

基于FPGA可重构的通用密码算法平台设计

针对数据加密和安全通信的大量应用,提出了基于FPGA可重构的通用密码算法平台设计方案,通过设计可重构基本算法单元,实现对多种常用密码算法可重构设计.重点研究了可重构密码算法平台的设计方法、实现过程以及组成结构.应用AES、RSA等典型密码算法进行测试,结果表明可重构密码算法具有较强通用性,综合资源利用率可提升大约27％.     

基于FPGA的可重构无线传感器网络节点设计

提出了一种简单的基于现场可编程门阵列(FPGA)模块来实现可重构无线传感器网络节点的方案.与传统方案相比,新方案较为精简,价格低廉,不再需要微控制器,大大减小了节点软硬件复杂度,可实现无线传感器网络节点的快速可重构设计.通过将自适应功率控制和低功耗媒体接入控制机制引入FPGA核,重构的节点大大地降低了功率消耗,充分表明提出的可重构设计方案是有效可行的.     

基于FPGA的可重构性数字逻辑实验方法

在介绍可编程器件FPGA及其可重构性的基础上,举例说明了基于FPGA的数字逻辑实验的可重构方法,并讨论了基于FPGA的数字逻辑实验的可重构方法相对于传统数字逻辑实验教学的优势。     

基于FPGA的粗粒度可重构系统拓扑网络结构开发

针对粗粒度可重构系统架构的应用开发,本文提出了一个基于FPGA的粗粒度可重构系统架构验证平台及相应的互连拓扑网络结构开发流程.基于FPGA开发板,构建粗粒度可重构系统的验证模块及模块之间的拓扑互连被自动插入从而生成该系统架构的硬件验证平台.针对不同的应用,该平台可以根据拓扑开发流程对不同拓扑互连策略下粗粒度可重构系统架构的性能和功耗进行评估分析.大量实验表明:CGRA的互连网络对该系统架构的性能和功耗有着巨大的影响,最适宜的粗粒度可重构体系架构的互连策略取决于所选的拓扑结构.根据评估所获得的系统性能、功耗以及FPGA资源占用率,设计者可以在较短的开发时间内准确地确定该应用最适宜的粗粒度可重构系统的拓扑互连策略.     

实现FPGA高效动态可重配置的触发器电路

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.     

基于ARM＋DSP＋FPGA的可重构CNC系统

通过分析基于PC机的数控系统及嵌入式数控系统架构存在的局限性,结合开放式数控系统的功能需求,设计了一个具有工业以太网功能的模块化嵌入式可重构计算机数控（CNC）系统.该系统改进了传统的基于ARM＋DSP＋FPGA的嵌入式系统设计架构,并扩展了工业以太网功能模块.在此基础上构建了系统硬件平台,给出了系统硬件构成及系统软件实现.该系统中央数字控制单元不再是一个通用的单CPU系统,而是一个嵌入式多CPU系统,不但运算能力强、结构灵活、成本低廉,而且具有通用性强、可组合、易扩展、可伸缩和开放性等特点.     

高性能可重构指令集架构模拟技术

应用可重构技术能大大降低指令集架构模拟器的再开发开销,为了在维持可重构性的同时提高模拟器性能,提出一种模拟技术。该技术使用C语言格式的架构描述语言对目标架构进行描述,可兼容多种指令集的模拟。针对模拟过程的瓶颈提出由ADL描述生成基于指令集编码格式信息的译码自动机的算法,实现了快速译码模拟。运用本技术构建了M IPS 4KC的模拟器并用性能评估的程序进行模拟。结果表明:该算法能提高模拟速度约110%~150%,与同类技术相比具有模拟性能高、额外开销小且易于应用的特点。     

软错误缓解动态部分可重构的抗单粒子方案

随着基于静态随机存储器(static random-access memory,SRAM)型现场可编程门阵列(field programmable gate array,FPGA)广泛应用于航空航天领域,太空辐照环境下FPGA产生单粒子翻转(single event upset, SEU)问题的概率日益提高,从而导致FPGA出现单粒子闩锁现象引起功能紊乱。针对该问题,基于SRAM型FPGA的架构诱发SEU机理分析,对传统三模冗余(triple module redundancy, TMR)的方案进行改进,设计一种逻辑上采用TMR进行备份、系统上采用软错误算法缓解执行,同时采用局部纠错和动态可重构的方法进行抑制的方案。皮秒激光注入试验结果显示,采用所提供方案的FPGA较传统方案试验电流平稳,验证了该方案可以有效对SEU进行抑制。     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统, 此系统将调制、解调模块定义为可重构模块, 根据水下声学信道的检测结果, 动态调整其调制解调方式和数据率, 以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证, 结果表明功能正确, 数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比, 动态可重构的设计方法提高了算法设计的灵活性, 节约了数字系统硬件实现的资源。