基于RS232协议时隙的硬件木马设计

密码芯片的硬件安全模块在IC生产和制造的过程中易被植入硬件木马等恶意电路。鉴于硬件木马的强大功能,提出了基于RS232协议时隙的硬件木马设计方法。利用RS232协议的异步特性,对其发送密文字节间的时隙进行编码,从而实现密码芯片中密钥的隐蔽泄漏;并通过功能分析和电磁旁路分析两种方法成功检测出木马所发送出的密钥。实验表明,该硬件木马在占用不到40个寄存器的情况下,成功实现了DES密钥的泄漏。     

基于最大间距准则的硬件木马检测方法研究

针对硬件木马检测问题,分析了功耗旁路信号的统计特性,建立了木马检测问题的物理模型.在此基础上,提出了一种基于功耗旁路信号的硬件木马检测方法,该方法利用最大间距准则(MMC)处理旁路信号,构建体现基准芯片与木马芯片旁路信号之间最大差异的投影子空间,通过比较投影之间的差异检测集成电路芯片中的硬件木马;采用物理实验对该方法进行了验证,通过在现场可编程门阵列(FPGA)芯片上实现的高级加密标准(AES)加密电路中植入不同规模的木马电路,分别采集功耗旁路信号(各1 000条样本),并利用MMC方法对样本信号进行处理.实验结果表明:MMC方法能有效分辨出基准芯片与木马芯片之间旁路信号的统计特征差异,实现了硬件木马的检测.该方法与Karhunen-Loève(K-L)变换方法相比,有较好的检测效果.     

基于旁路分析的硬件木马检测方法

集成电路芯片在不受控的制造过程中可能会被嵌入恶意电路结构,形成硬件木马,这给集成电路芯片的可靠性和可信度带来了极大的隐患,而利用传统的测试技术很难发现这些硬件木马.针对这一问题,文中提出了一种非破坏性的、基于旁路分析的硬件木马检测方法,它通过对芯片功耗瞬态变化情况的分析,采用奇异值分解算法对功耗进行统计处理来检测芯片中的硬件木马.在FPGA芯片上的硬件验证结果表明,即使在测量噪声和工艺扰动较大的环境中,文中方法也能检测出面积比原始电路小2个数量级的硬件木马.     

基于故障注入的硬件木马设计与差分分析

基于差分故障分析原理,提出一种实现密码芯片密钥泄漏的新型硬件木马设计.利用随机状态值实现激活电路,利用单个异或门(XOR)实现故障注入,构建基于故障信息的差分分析模型.以数据加密标准(data encryption standard,DES)密码算法为攻击目标,以SASEBO旁路攻击标准评估板作为硬件实现平台,设计并实现了极小化的泄漏型硬件木马电路,其逻辑测试空间超过2117,且仅需5个寄存器和8个LUT.采用差分分析方法,对两组故障信息进行分析,经过171.68s成功破解密钥.     

基于混合特征分析的硬件木马检测方法

提出一种基于混合特征分析的硬件木马检测方法,该方法首先在时序层级抽象并构建待测电路的控制数据流图,然后利用功能性分析方法建立以低动态翻转率为特征的动态可疑节点集,最终使用静态结构特征匹配方法实现硬件木马的检出.以Trust-Hub中涵盖Basic-RSA,AES和RS232基准电路在内的13种硬件木马为检测对象开展检测实验.实验结果表明:检测结果中硬件木马节点检出率达到100%,假阳性率控制在1.5%以内,检测准确率达到82.5%以上,证明了该检测方法的有效性.     

工艺偏差下基于因子分析的硬件木马检测方法

针对侧信道硬件木马检测方法受到工艺偏差噪声和测试噪声影响的问题,提出了一种基于最大似然因子分析结合聚类判别的硬件木马检测方法.首先获取待测芯片的功耗信息,利用因子分析的方法提取公共因子,并利用最大似然方法计算因子载荷矩阵,最后使用分层聚类方法对因子载荷矩阵进行分类,区分出含有硬件木马的待测电路.利用现场可编程门阵列检测平台在考虑工艺偏差影响的情况下进行了实验验证,结果表明:在母本电路等效门数约为4 292个与非门的情况下,采用基于因子分析结合聚类分析的硬件木马检测方法可以在工艺偏差条件下有效检测出占母本电路面积比0.44%左右的硬件木马.     

基于高斯滤波和K最邻近算法融合的硬件木马电磁信息检测技术研究

电磁侧信道信息具有非接触、三维矢量、空间及频谱信息丰富等优点,可以进一步提高硬件木马的检测效率,基于电磁侧信道分析的硬件木马检测技术逐渐成为主流方法 .因此,以电磁侧信道信息为研究对象,融合高斯滤波算法和K最邻近算法提取并识别出硬件木马的微小特征,建立高精度微米级集成电路电磁侧信道采集平台,并采集敏感区域的电磁侧信道信息.利用高斯算法自适应地滤除测试中的高斯噪声影响,借助K最邻近算法的相似度测度来提取硬件木马的特征.实验结果表明,提出的检测方法可以有效地检测出面积占比为0. 76%的硬件木马.     

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。     

基于主成分分析的硬件木马检测方法

针对侧信道检测方法检出率不高的问题,提出一种基于主成分分析结合马氏距离的检测方法.通过对芯片功耗进行建模分析,首先采用主成分分析法对旁路信息中的微小差异进行放大提取,获取主特征,然后使用马氏距离进行判别区分,识别硬件木马.基于自主设计的FPGA(field-programmable gate array)检测平台进行实验验证,结果表明:采用基于主成分分析结合马氏距离的硬件木马检测方法可以有效检测出占母本电路面积0.6%左右的硬件木马.     

基于侧信道分析的硬件木马建模与优化

针对集成电路中的硬件木马问题,开展了基于侧信道分析的硬件木马电路功耗模型的设计和优化工作.在完成建模的基础上,分析了木马电路对模型参数的影响.针对木马检测中的工艺偏差噪声问题,提出了一种基于主成分分析的模型优化算法.该方法利用协方差矩阵完成数据的投影变换,从而减小工艺偏差噪声对测试的影响.经仿真验证表明建立的模型与实验得到的数据基本符合.通过对测试电路进行蒙特卡罗分析,完成了工艺偏差噪声的仿真,同时验证了模型优化算法的有效性.     

基于RO硬件木马检测的工艺偏差校正方法

针对基于环形振荡器(ring oscillator,RO)的硬件木马检测方法受到工艺偏差的严重影响,导致木马检测准确度降低的问题,提出了一种新的针对RO硬件木马检测进行工艺偏差校正的方法.首先,根据硬件木马和工艺偏差对芯片供电电压变化的不同反应特性,改变测试数据中两者所占的比重,获取大致工艺偏差影响范围,然后削弱测试数据中工艺偏差的影响,突出和显化硬件木马的影响,最后通过马氏距离以及欧式距离等判别方法识别出硬件木马.利用现场可编程门阵列(field-programmable gate array,FPGA)测试平台进行了实验验证,数据处理结果表明,在0.61%,片内工艺偏差下可以有效检测出工艺偏差校正前无法识别的硬件木马,木马电路的大小等效为44个与非门.并且提出的方法可以扩展应用于包含片内工艺偏差的情况.     

基于电路活性测度的硬件木马检测方法

针对硬件木马的隐蔽性强和检测效率低等问题,提出一种基于电路活性测度的硬件木马检测方法.通过从恶意攻击者的角度分析电路,在电路的少态节点处植入木马激活模块(TAM),该方法可有效提升电路的整体活动性,进而提高硬件木马的激活度.以ISCAS'89基准电路S713为研究对象进行仿真验证,实验结果表明:TAM结构可将电路活动性提升1.7倍.在此基础上建立基于FPGA的测试平台开展侧信道分析实验,并采用主成分分析方法,实现低活性硬件木马的检测.     

基于SOPC的AES算法硬件实现研究

通过分析AES算法的轮变换和密钥扩展的特点,结合片上可编程系统（SOPC）内部电路结构,用查找表对AES算法进行全面优化,用查找表对密钥扩展的递归算法进行构建.给出了实现算法的流程图,完成了密钥生成器电路系统,实现了算法的SOPC系统设计.     

一种基于FPGA的AES算法的低功耗实现

目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计.     

针对FPGA实现的AES密码芯片的相关性电磁分析攻击

通过研究相关性电磁分析(CEMA)攻击方法, 构建电磁泄漏信息采集和数据处理平台, 对基于现场可编程门阵列(FPGA)实现的AES-128密码算法进行近场相关性电磁分析攻击。攻击结果表明, 该平台能够获取密码芯片工作时的电磁泄漏信息,并通过分析获取AES第10轮加密的全部16个字节密钥。经过优化数据处理, 相关性电磁分析攻击的效率得到很大提高, 攻击所需的数据组数大大下降。     

基于AES与ECC的混合型数字签名

本文分别对AES和ECC算法的数学模型进行了讨论.结合两种算法优点,利用AES算法对原文加密,利用ECC加密管理密钥实现数字签名,设计了一种基于AES与ECC的混合型数字签名方案.该方案拥有运算速度快、安全性高的优点,又拥有椭圆公钥体制在密钥分发方面的优点,有较的实用性.     

一种AES-CCM128bit硬件加密器的优化设计

介绍了一种基于FPGA的AES-CCM 128bit硬件加密器的优化设计方法.阐述了AES(高级加密标准)算法以及CCM工作模式,分析了AES算法的轮变换结构,并提出S-hox查表结构和MixColumns(列混合运算)的VHDL语言程序设计思想.建立了ExpandedKey(密钥扩展运算)的数学模型,概括出AES算法的硬件实现方法,使得每一轮的轮变换与密钥扩展运算并行执行,以提高AES的加密速度.CCM工作模式结合了CTR与CBC-MAC工作模式,其加密明文或解密密文时都使用AES加密运算,这样解密过程就避免了繁杂的AES的直接解密运算.CCM模式下的简化加密协议,使用两个AES加密内核并行执行CTR与CBC-MAC工作模式以提高该模式下的加密解密速度.     

基于有限状态机的硬件木马设计和插入

针对集成电路设计和制造中存在的硬件木马问题, 提出一种新的模型来提高木马检测能力。该模型基于有限状态机, 比组合电路型木马难于触发和检测。同时, 木马电路插入位置的选择也可以有效规避路径延时检测方法。实验选择ISCAS’89基准电路中的S349作为目标电路, 对功能和延时信息进行仿真。实验结果表明, 这种类型的木马难于激活, 并且选择合适的插入位置可以有效隐藏延时信息。     

基于SAT的分离制造攻击方法

芯片代工厂可能进行诸如IP盗版、过度生产和硬件木马插入等一系列的恶意攻击.分离制造是一种抵御来自芯片代工厂芯片攻击的重要技术.针对分离制造工艺,目前最好的攻击方法是基于网络流的邻近攻击算法,但在多数情况下,这种邻近攻击算法并不能完全恢复出原始电路.本文提出了一种基于布尔可满足性的攻击方法(SplitSAT),它利用功能正常的电路作为黑箱模型,利用多路复用器对待攻击的不完整电路建模为逻辑加密电路,将恢复电路连接关系的问题转化为逻辑解密的可满足性问题,采用已有的CycSAT算法求解带环路的可满足性问题,可显著提高邻近攻击的成功率.考虑到SAT算法可求解的问题规模有限,本文提出经验式的解空间缩减方法,利用现有物理信息和自动化布局布线工具的特点,降低了解空间规模,提高了SplitSAT攻击效率.实验结果验证了本文提出SplitSAT算法的有效性.     

基于子空间域特征提取的硬件木马检测方法

为了解决制造变异和噪声对已有硬件木马检测方法的挑战和干扰,提出了一种新的微弱木马信号检测技术,能够在较大的制造变异和噪声的背景下提取出木马特征信号.首先,将木马检测问题建模为特征提取模型,然后提出了一个基于时域约束估计器和主成分投影的统一子空间木马检测方法.并通过特定的子空间投影或重构信号分析,证实弱小的木马信号可以与各种噪声和干扰区分开来.该方法为已有的硬件木马检测方法提供了一种通用的消除制造变异和噪声影响的方法.设计实现了2个时序硬件木马,在ISCAS89基准电路上进行了仿真实验验证,并在FPGA上进行了硬件实物验证,实验结果均表明了所提方法的有效性和高检测精度.