0.18μm SOI NMOS单粒子效应中电荷累积机理的仿真研究

为研究0.18μm SOI工艺集成电路单粒子入射时电荷累积的机理,分别对电容和NMOS进行了单粒子入射的仿真研究。仿真结果表明,单粒子入射时,MOS电容中的电荷累积主要由位移电流引起;而在SOI NMOS中的电荷累积还有第二种机制,即当单粒子入射位置在体漏结附近时,漏极和体接触产生的电荷累积。第二种机制会对SOI工艺集成电路的单粒子加固方法产生重要影响。     

静态随机存储器单粒子翻转效应截面的蒙特卡罗模拟

单粒子翻转(SEU)效应是离子入射静态随机存储器(SRAM)使其逻辑状态发生改变的一种效应.依据地面单粒子翻转实验数据构建合适的模型可以对器件的在轨运行错误率进行预估.文章主要针对0.15μm工艺的SRAM,基于蒙特卡罗软件Geant4,构建经验模型,模拟其单粒子翻转效应截面,并将模拟结果与实验结果进行对比,结果表明该经验模型可以应用于亚微米器件单粒子翻转效应的模拟.     

基于TMR的FPGA单粒子加固试验探究

设计了一个可对基于静态随机存储器的现场可编程门阵列进行单粒子效应测试的系统.采用三模冗余和定时回读重配的方法对待测器件进行单粒子加固.测试电路为移位寄存器链,定时回读的间隔约为80 ms,测试时钟为10 MHz.在非辐照环境下先进行了单粒子翻转的仿真试验,获得系统基本参数后,在兰州中科院近代物理研究所进行了重离子单粒子效应辐照试验.试验芯片为商用FPGA,辐照试验增加单粒子闩锁监控,观察不同注量率下待测器件的加固效果.分析仿真试验与辐照试验结果,系统可正确实现加固与测试功能,也证明三模冗余技术结合回读重配方法能够提高FPGA芯片的单粒子加固能力.     

CMOS/SOI工艺触发器单元的单粒子实验验证与分析

针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.      

一款抗单粒子瞬态加固的偏置电路

通过增加一个NMOP、PMOS和一个电阻组成的单粒子瞬态抑制电路,设计了一种新的抗单粒子瞬态加固的偏置电路,该偏置电路具有较高抗单粒子瞬态能力.为了证实其抗单粒子能力,基于SIMC 130 nm CMOS工艺设计了传统的及提出的抗单粒子瞬态两种结构的偏置电路.仿真结果表明,对于提出的加固偏置电路,由单粒子引起的瞬态电压和电流的变化幅值分别减小了约80.6%和81.2%;同时增加的单粒子瞬态抑制电路在正常工作状态下不消耗额外功耗,且所占用的芯片面积小,也没有引入额外的单粒子敏感结点.      

临近空间单粒子效应的数值模型和电路模拟

针对临近空间单粒子效应进行了数值模型仿真和特征尺寸为0.1 μm的反相器电路的脉冲注入模拟研究。数值仿真结果表明器件临界电荷随着工作电压的降低而减小,敏感横截面随着临界电荷的降低而逐渐增大。临近空间微电子器件的单粒子翻转概率随敏感横截面增大而上升,但其又随临近空间高度的增加而下降。此外,利用SPICE软件脉冲注入模拟观察到了反相器电路的单粒子翻转现象。所得结论有助于深入研究临近空间的单粒子效应并为器件抗辐射加固提供了理论依据。     

抗单粒子瞬态的辐射加固压控延时单元

为解决空间应用的延迟锁相环中压控延迟线易受单粒子扰动问题,提出了一种加固的压控延迟线结构。在分析了传统压控延时单元的单粒子敏感性基础上,通过在延时单元的输出节点之间增加2个NMOS管和2个PMOS管形成正反馈结构,提高了延时单元的抗单粒子瞬态特性。在输入参考时钟为1 GHz时,先通过计算机辅助设计技术(TCAD)混合仿真验证了该单元的加固效果:当LET值?_1为20 MeV·cm~2/mg时,提出的加固结构将电压扰动幅度降低了44.9%;当LET值?_2为80 MeV·cm~2/mg时,翻转电压降低幅度为23.7%。再基于Spice仿真,验证了在延迟锁相环实际工作的锁定状态下,该结构起到了抑制压控延迟线中单粒子瞬态的作用。仿真结果表明,对比传统的加固方法,提出的加固压控延迟线结构在只付出13.6%的面积增加代价下,在533 MHz～1 GHz的频率范围内实现了对两种LET值下的单粒子瞬态免疫。     

一种三维多层1TxR阻变存储器设计

提出一种适用于未来高密度应用的三维多层可堆叠1TxR阻变存储器设计.采用新型的多个存储电阻共享一个选通管的存储单元,选通管制作在硅片表面与标准逻辑工艺兼容,存储电阻堆叠在不同的互连金属层之间,构成三维存储结构.在0.13μm工艺下,以一个使用8层金属堆叠的1TxR（x=64）结构为例,其存储密度比传统的单层1T1R结构...     

倒掺杂结构PD SOI器件的抗辐射研究

为了提高SOI器件抗总剂量能力,采用了倒掺杂结构.研究了倒掺杂结构PD SOI器件抗总剂量能力的增强,介绍了该结构对寄生NPN晶体管的抑制作用.发现倒掺杂结构不仅提高了器件的抗总剂量能力,对器件的抗单粒子能力也有所提高.基于0.35 μm SOI 工艺线,结合ISE TCAD 软件对器件的电学特性进行仿真,比较了流片测试数据和仿真数据.着重研究倒掺杂结构PD SOI器件较常规PD SOI 器件抗SEU能力的改善,并对SOI器件单粒子辐射的电荷收集效应进行了模拟与仿真.     

基于自动检测与动态补偿的DC-DC转换器抗单粒子加固设计方法

以Boost型转换器为例进行了DC-DC转换器对单粒子瞬态的敏感性分析,研究了单粒子瞬态对环路响应的影响. 基于对环路敏感节点的分析,采用电路与系统级的片上自动检测方法及时获取单粒子能量,进而转化为动态补偿的参数,实现了对不同单粒子能量下的瞬态特性改善. 基于商用0.18 μm BCD工艺,完成了一款高可靠Boost型转换器电路设计、版图设计与物理验证. 实验结果显示,输入电压为2.9~4.5 V,输出电压为5.9~7.9 V,负载能力为55 mA,系统在单粒子瞬态效应的作用下,输出电压的最大波动不超过1 mV,抑制能力达到86.07%以上,能够抵抗LET=100 MeV·cm2/mg的单粒子轰击.      

核与空间辐射效应模拟试验技术研究

在天然与人为辐射环境中,辐射可能在电子器件中引发瞬时电离、单粒子、位移损伤、总剂量等多种辐射效应,导致器件性能退化、功能异常、故障甚至损毁,是制约电子器件及所属系统长期、稳定、可靠工作的关键.核与空间辐射效应模拟试验技术是抗辐射加固的基础,可用于研究辐射效应机理、检验抗辐射加固方法有效性,是提升电子器件和系统抗辐射能力不可或缺的重要手段.本文从瞬时电离辐射效应模拟试验技术、空间单粒子效应模拟试验技术、位移损伤效应模拟试验技术、总剂量效应模拟试验技术四个方面出发,梳理了辐射效应研究和模拟试验装置现状,结合微电子工艺的发展趋势,分析提炼需要重点关注的科学问题与技术问题,为抗辐射加固技术创新发展提供参考.     

蒸发诱导纳米粒子自组装薄膜制备工艺

为了获得高质量的单层纳米粒子薄膜,本文提出一种移动盖板约束下的蒸发诱导纳米粒子自组装工艺方法,研究了纳米粒子悬浮液浓度、基材温度、间隙高度和盖板速度等工艺要素对二氧化硅纳米粒子薄膜结构成形形貌的影响规律。结果表明,在适当的悬浮液浓度、基材温度和盖板移动速度等条件下,可以获得高质量的致密单层二氧化硅纳米粒子薄膜,典型的优化工艺参数为：纳米粒子悬浮液浓度5 g L-1,间隙高度1 mm,盖板移动速率110 μm s-1,以及温度30 ℃。     

低碳钢中铁素体动态再结晶的粒子激发形核

利用淬、回火工艺得到具有弥散分布的渗碳体粒子 铁素体双相组织的低碳钢,采用Gleeble-1500型模拟机进行热压缩变形实验,研究了在700℃、0.01s-1条件下变形过程中渗碳体粒子对低碳钢铁素体动态再结晶过程的影响. 结果表明:在700℃、0.01s-1条件下变形时,存在以粒子激发形核机制为主的铁素体动态再结晶过程,在形变初期粒子激发形核主要在大尺寸渗碳体粒子(＞1μm)附近发生,大应变量下应变累积促进粒子激发形核在小尺寸渗碳体粒子(0.5～1μm)附近发生.     

功耗和面积优化的时域加固锁存器设计(英文)

提出了一种能抵抗单粒子翻转的时域加固锁存器.这种锁存器是在一般的锁存器中加入了3个能抵抗单粒子瞬态的延迟单元.它能有效的抵抗宽度小于△T的单粒子瞬态脉冲.与之前的结构相比,所提出的结构在功耗和面积上分别减少了38%和20%.最后,通过对比仿真结果证明了这种时域加固方法的有效作用.     

采用0.13μm CMOS工艺开关电容ΔΣ调制器的设计和实现

 采用0.13μm CMOS工艺设计并实现了一个开关电容2阶ΔΣ调制器.该调制器能够将一个中心频率为455 kHz,带宽为10kHz的调幅信号转换成具有10位分辨率、信噪比为62dB的1位编码信号.在设计运算放大器时,充分考虑了短沟道晶体管设计的一些特殊要求,特别是考虑了MOS场效应管的输出电导gd这个非常敏感的设计参数.所设计电路的芯片的面积为260μm×370μm,工作电压为1.2 V.与其它的同类调制器相比,由于采用0.13μm CMOS工艺进行设计,因而芯片面积小,工作电压低.     

1种能够抵抗双节点翻转的锁存器设计

提出了1种可以抵抗双节点翻转的锁存器.该锁存器的反馈回路由保护门、延迟单元以及3选2多数表决器构成.保护门的输出送入表决器进行表决,表决之后的值经过延迟单元之后再反馈给保护门.分析和仿真表明,当单粒子翻转的维持时间小于500 ps时,这种结构不仅可以抵抗双节点翻转,还能抵抗部分3节点翻转以及输入端口的单粒子瞬态.在0.18μm CMOS工艺下,锁存器的面积为186.12μm2,在时钟转换时间和数据转换时间都为0.008~1.5 ns时,锁存器的建立时间为1.165 63~1.328 71 ns.此外,用这种锁存器实现了1套标准单元库,并在此基础上设计了1种序列检测器电路,其面积和动态功耗分别是用3模冗余方法的83.06%和41.99%,是用5模冗余方法的53.99%和25.19%.     

数字信号处理器抗辐射设计技术研究

分析了空间辐射效应对高性能数字信号处理器（DSP）的影响,并对单粒子效应引起的DSP故障模式进行了研究,结合工程实践从器件级和系统级两个层次给出了解决数字信号处理器的抗辐射加固设计技术．器件级的加固技术从存储区、控制寄存器、Cache、乘加器等角度给出解决DSP故障的一些有用方法;系统级的抗辐射设计技术则提出一种由高性能DSP和高可靠性的反熔丝FPGA为主要组成部分的“由顶到底”的星载信号处理平台体系结构,并分析了这种结构在提高DSP对抗空间单粒子效应时的优势．文章给出的有关DSP的可靠性设计方法已经在某卫星通信载荷中成功应用,并通过了各种卫星产品要求的环境试验,该抗辐射可靠性设计方法可以为有关航天电子设备的设计提供参考．     

一种容忍单粒子双节点翻转的锁存器设计

文章提出了一种新型的锁存器,采用双模冗余容错技术,能够同时容忍单粒子单节点翻转和单粒子双节点翻转。相比于同类型的加固设计,文中设计的结构延迟平均下降74.40%,功耗平均下降8.32%,功耗-延迟积(power-delay product,PDP)平均下降75.20%,面积平均减少15.76%;而且该锁存器的延迟对工艺、供电电压及温度的波动不敏感。     

倒掺杂结构PD SOI器件的抗辐射研究

摘要：为了提高SOI器件抗总剂量能力,采用了倒掺杂结构。本文研究了倒掺杂结构PD SOI器件抗总剂量能力的增强,介绍了该结构对寄生NPN晶体管的抑制作用,在研究过程中发现,倒掺杂结构不仅提高了器件的抗总剂量能力,对器件的抗单粒子能力也有所提高。本文基于0.35um SOI 工艺线,结合ISE TCAD 软件对器件的电学特性进行仿真,比较了流片测试数据和仿真数据。着重研究倒掺杂结构PD SOI器件较常规PD SOI 器件抗SEU能力的改善,并对SOI器件单粒子辐射的电荷收集效应进行了模拟与仿真。     

基于容忍单粒子效应的集成电路加固方法研究

针对现有容忍单粒子效应的锁存器结构无法同时容忍单粒子翻转(SEU)、单粒子瞬态(SET),以及未考虑电荷共享导致的双节点翻转(DNU)问题,提出一种高可靠性的同时容忍SEU、SET和DNU的锁存器加固结构SRDT-SET。基于空间和时间冗余原理,该锁存器结构采用了多个输入分离的施密特触发器来构建高可靠性数据存储反馈环,同时内嵌多个施密特触发器。HSPICE仿真结果表明,SRDT-SET锁存器结构能够从SEU中在线自恢复,容忍的SET脉冲宽度更宽,并且能够有效容忍DNU,功耗-延迟综合开销不大,有效增强了SET脉冲的过滤能力。