快速锁定的低功耗电荷泵锁相环

为了加快锁相环的启动速度,提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不消耗功耗。提出了动态饱和鉴相鉴频器,扩展了鉴相鉴频器的工作范围,消除了死区并且不受环境变化的影响。使用逻辑电路直接控制一个标准计数器,把脉冲吞咽计数器简化为单环路结构,节省了一个计数器,降低了功耗。采用0.18um 1.8V 1P6M N阱标准CMOS数字工艺完成设计,版图面积为0.09mm2。仿真结果表明,初始化电路和动态饱和鉴相鉴频器使得锁定时间减小了19%,而且初始频率差越大,锁定性能提高地越为显著。输出信号的相对抖动峰峰值小于1.5%,整个锁相环的功耗低于18mW。     

正弦、余弦鉴相特性的n阶锁相环路方程的稳定性

本文针对采用理想积分滤波器和ＲＣ积分滤波器时，得到的正弦余弦鉴相特性的ｎ阶锁相环路方程，给出相应的等价系统．然后运用首次近似方法，研究了上述等价系统平衡点渐近稳定及不稳定性，并指明环路存在跳周现象．     

高阶有源锁相环路滤波器的设计与仿真

基于频率响应的设计方法,本文对四阶电荷泵锁相环滤波器进行了设计和仿真,利用时间常数与滤波器组件的关系,推导和分析了环路滤波器的传递函数,并在Matlab环境下仿真得到了理想的相位裕度和环路带宽.实验表明,该高阶有源锁相环路滤波器可以在保证相同的鉴相杂散抑制的同时,可允许更宽的环路带宽和更高的鉴相频率,从而改善了锁相环的带内相位噪声性能.     

调频输入正切锁相环路的定性分析

1.前言 正切鉴相特性的锁相环路中不出现跳周现象。文[1]对此从数学上作了研究,给出了解释。本文考虑这种锁相环路有调频输入而没有频率阶跃时的锁相问题(如果还有频率阶跃则相应于环路中采用理想积分滤波器)。这时与文[1]中方程Ⅰ,Ⅱ相应的方程有以下形式:     

多环锁相频率合成器的设计

本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成（DDs）环路和锁相频率合成环路（PLL）组成。充分利用两个不同环路的优点．既保证了高的输出频率,又得到了较高的频率分辨率。     

RC电桥移相—自比式鉴频器的研究

分析了RC电桥移相—自比式鉴频器的鉴频特性、鉴频频域、非线性失真和鉴频灵敏度等主要性能，指出其具有鉴频频域较宽、便于集成等优点．     

具有白高斯噪声的二进制分层数字锁相环路的相噪声和暂态时间

使用离散相位调节的数字锁相环路,现在成为一种很有兴趣的环路,它的稳态和暂态特性能够在白噪声附加出现时决定出来。本文对这种环路的分析方法作了叙述。文中叙述了一种“序列滤波器”它非常适用于本文所说的“数字锁相环路”。这种“序列滤波器”的运用,具有如下的特点:(1)相当于每个输出时的“输入个数”是个变数,而且输出决定于输入的序列;(2)使用了粗的分层(coarse quantization)。在本文中讨论了两个特殊的例题。闭合环路的暂态分析表明:这些环路具有转换速度限制的相位调整,说明这环路是非线性的。一个数字环路的“准带宽”(quasi—bandwidth)量度是借助于这个暂态响应来定义的。这个定义允许数字环路之间作比较,这个比较是在环路带宽内,在同等的信号噪声比的基础上进行的。在有限的延伸范围内,这个定义也使数字环路和线性环路相相似比较成为可能。数字环路的运用,发现与一阶线性锁相环路模型(在低环路带宽信噪比的情况下)相似,但由于相位调整到高信噪比的分层,数字环路的运用达到了一个最小的(但是有限的),相位误差。然而,只要选择足够的相位改正量,这个极限能够调整到所需要的小值。数字环路带宽,发现依照“信号能量对噪声的频谱密度”的比值而变化,而不是如线性模拟模型那样依照信号幅度而变     

失锁的三阶锁相环路方程

采用理想积分滤波器和ＲＣ积分滤波器得到了正弦、余弦、正切鉴相特性三阶锁相环路方程,运用首次近似方法及Ｌｉａｐｕｎｏｖ函数,对等价系统判定平衡点渐近稳定、１不稳定及拓扑结构渐近稳定吸引域进行了研究,得到了所讨论的环路方程有失锁点的结论。     

频率合成器中延时线鉴频技术研究

详细讨论了具有延时鉴频器反馈网络的低相噪频率合成器的设计技术，对延时鉴频器的传递函数和环路相噪进行了深入地分析。延时鉴频技术运用于单环频率合成器实现了15dB以上的相噪改善，并且没有太大地改变VCO调谐特性。     

RC桥式相位鉴频器的性能分析

设计了RC桥式相位鉴频器，详细地分析了该鉴频器的鉴频特性、鉴频频域、鉴频灵敏度和非线性失真等主要性能，并指出了其具有鉴频频域较宽、便于集成等优点．     

智能模数控制型全数字锁相环的研究

由K模可逆计数器构成的传统数字锁相环可简单实现,但存在缩短捕获时间与减小同步误差之间的矛盾,而且获得的频带宽度较窄,因此设计了一种智能模数控制型全数字锁相环.其能够根据环路工作的不同阶段自动调整K值的大小,进而缩短捕获时间和减小同步误差.采用一个特殊的鉴频锁存器控制分频器的系数,能够调整环路的中心频率和扩宽频带宽度.     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

基于Simulink的数字锁相环调频器研究与设计

现代通信系统,广泛地将锁相环应用在调频和解调技术上.鉴相器、环路低通滤波器、压控振荡器构成锁相环的主体.本文运用Matlab提供的Simulink仿真平台,直观地搭建出数字锁相环调频和解调器仿真图,验证了数字锁相系统的闭环信号跟踪特性.     

锁相环的改进及仿真

提出了一种改进锁相环线性性能的方法,即在基本锁相环的基础上增加一个常数增益元件C和一个低通滤波器L(s),同时使用鉴频鉴相器(PFD)代替鉴相器(PD).这可使锁相环具有大的捕捉范围并能快速锁定,尤其是在锁定时间方面远优于基本锁相环.通过对锁相环路进行增益补偿,扩大了锁相环路的线性分析范围,改善了锁相环路的线性工作性能;通过介绍Simulink环境下的锁相环仿真方法,直观地得出了频率捕捉时间、捕捉范围等锁相环参数,验证了在噪声环境下改进方法的可行性.     

基于频率合成技术超声波电源的设计

针对传统超声电源采用模拟锁相电路进行频率跟踪时,存在锁相范围窄、元器件一致性差、在负载突变时易失锁等缺点。提出一种利用直接数字频率合成技术的频率跟踪方法,对其设计方法、工作原理进行了阐述。并进行了实验,结果表明该方法可很好地跟踪负载谐振的变化,显著地减小了功率器件的开关损耗并提高了电源效率。     

用于未记录CD-R光盘的二级高精度主轴恒线速控制方法

为了解决CD-R盘片测试仪中,对未记录CD-R盘的高精度主轴恒线速控制问题,提出了一种基于数字P ID(比例积分微分)和锁相环的二级高精度主轴恒线速控制方法。该方法用从CD-R盘上读取的摆动时钟信号作为控制反馈量,结合了数字P ID的快速性和锁相环的高精度,使用数字P ID控制光盘主轴电机快速接近一倍恒线速,之后切入锁相环实现高精度恒线速控制。对二级高精度主轴恒线速控制方法进行了研究,合理选择了控制参数。仿真和实验结果表明,系统调整时间优于0.2 s,控制精度优于0.03%,完全可以满足CD-R盘片测试仪的需要。     

小数分频锁相环的杂散分析

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下，提高输出信号频率分辨率，从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题，目前尚未见到对它进行的详细分析，详细分析了小数分频杂散产生的机理及它的影响，并提出了消除小数杂数的方法。     

锁相环路工作原理

锁相环路PLL是一个能够跟踪输入信号位相变化,以消除频率误差为目的的闭环自动控制系统,锁相环路PLL主要由鉴相器PD、环路滤波器LF和压控振荡器VCO组成,工作原理主要是频率牵引和位相锁定。PLL在无线电技术的许多领域,如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用,已经成为现代模拟与数字通信系统中不可缺少的基本部件。     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

数字锁相环与滤波技术在PWM整流器中的应用

三相电压型SVPWM整流器可采用基于MATLAB和FPGA的VHS-ADC高速数字信号处理平台建模,但建模时,三相静止坐标系到两相同步旋转坐标系的Park变换和两相旋转坐标系到两相静止坐标系的变换初相位不定,使变换不能顺利实现,另外,电网电压、电流采集时存在噪声,影响了系统稳定性。在常规的三相电压型SVPWM整流器模型基础上,增加数字锁相环以跟踪电网电压的相位和频率,增加FIR数字滤波器对信号进行处理,减少干扰。在VHS-ADC平台上设计了电压外环PI环节、电流内环PI环节和坐标变换模型。通过小功率实验,三相电压型SVPWM控制系统运行稳定,验证了数字锁相环和FIR数字滤波器应用于三相电压型SVPWM整流器的可行性。