带DLL反馈的延迟内插法TDC在FPGA上的实现

本文设计了在FPGA上实现的一款带全数字的延时锁定环(DLL)反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温(-55~125℃)测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8%,16.5%,16.7%.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.     

应用于时间数字转换器的补偿校准算法及电路

文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process, voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm²,在1.2 V电源下功耗为4.2 mW。仿真结果表明：系统分辨率为104 ps,最大微分非线性(differential nonlinearity, DNL)和积分非线性(integral nonlinearity, INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

一种时间放大器的线性范围扩大技术

提出了一种扩大时间放大器线性范围的技术.采用这种方法的时间放大器可同时应用于较大尺寸和较小尺寸的工艺下时间数字转换器以及全数字锁相环的设计.时间放大器采用2个传统的基于SR-latch的时间放大器,通过调整逻辑和参数组合而成,以达到在时间放大器比较小的输入输出延迟的条件下实现线性范围最大化的目的.该方法通过采用0.18μm工艺和采用90 nm工艺的时间放大器的设计进行验证,采用0.18μm工艺的时间放大器放大倍数48,线性度1 bit,裕度30 ps,线性范围达到了61 ps,仿真得到电路最终参数与计算值吻合;采用90 nm工艺的时间放大器放大倍数48,线性度1 bit,裕度10 ps,线性范围达到了23 ps也满足要求.     

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

新型低功耗QSBDI红外读出电路设计

提出了一种新型红外读出电路的像素结构--四像素共用BDI结构(Quad-Share Buffered Direct-Injection: QSBDI).在这种电路结构中,4个相邻的像素共用一个反馈放大器.在开关的控制下,像素可以实现积分然后读出(ITR)和积分同时读出(IWR)功能.在30 μm×30 μm的像素面积中,实现了略大于0.9 pF的电容和4.2 pC的电荷存储能力,平均功耗只有500 nW.在实现低功耗的同时,该结构使像素级的固定模式噪声(FPN)只来源于局部的失配,与整个像素阵列的失配无关,从而使得这种像素结构非常适用于大规模2-D 读出电路(Readout IC:ROIC).后续的版图设计以及后仿真也表明这种像素结构是一种非常实用的像素结构.基于该结构的128×128的测试芯片已经设计完成,将在0.5 μm工艺下进行流片测试.     

具备时间延迟积分的高性能线阵288×4 CMOS读出电路

描述了一种高性能CMOS线阵288×4读出电路的设计.该读出电路是一个大规模混合信号电路,集成了时间延迟积分以提高信噪比,实现了缺陷像素剔除以提高阵列的可靠性.其他特征包括积分时间可调,多级增益,双向扫描,超采样,以及内建电测试.该芯片采用1.2μm双层多晶硅双层金属CMOS工艺.测量得到的总功耗约为24mW,工作电压5V.     

一种应用于全数字锁相环的时间数字转换器设计

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.     

叶端定时传感器脉冲信号高速采集系统的FPGA实现

在非接触式高速旋转叶片自动实时监测系统中,要求25μm的振动位移测量分辨率,为采集电路的设计增加了很大的难度。由于信号处理系统用固定频率脉冲填充法计数,实现定时时间的测量。因此采集系统的设计关键问题是:计数器频率达100MHz的24bit高速计数器的设计和利用D触发器使锁存脉冲与100MHz的计数时钟同步,从而解决由于计数脉冲与锁存脉冲不同步所造成的数据锁存失误问题。锁存器的数据由EPP接口采集到计算机中进行处理。实验证实了该系统性能良好,达到预定精度要求。     

SSPD的低抖动SFQ信号读数

运用单磁通量量子(SFQ)读取技术的超导单光子探测器(SSPD)可以实现低抖动信号的读出。通过优化SFQ读出电路的电路参数,输入电流灵敏度被改善到10μA以下,且该结果比SSPD典型的临界电流小。实验使用脉冲发生器作为输入脉冲源,结果显示测出的SFQ读出电路的抖动值远低于目前测量装置系统超过15μA的抖动电流值。SSPD连接到SFQ读出电路的测量抖动值在37 ps的半高全宽(FWHM)时的SSPD偏置电流约为18μA,这是对传统的没有SFQ读出电路,抖动为67 ps的FWHM的显著提高。     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

应用于全数字锁相环中的精度可调的时间数字转换器（英文）

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

具有零偏补偿功能的电容式微加速度计接口电路

为了实现了电容式传感器和其他信号处理电路之间的接口,提出了一种电容式传感器接口电路。该接口电路基于开关电容技术,采用采样电荷结构,并在其前端读出电路采用采样开关噪声消除技术,在0.35μm 2P-4 M CMOS标准工艺下设计并流片实现,且特别适用于开环或力平衡闭环电容式微加速度计和振动角速度陀螺仪应用。测试结果表明:在1 MHz的采样时钟下,该接口电路取得了约5.35 aF的电容分辨率和约0.173 aF.Hz-1/2的噪声基底。     

低功耗10 bit 40 MS/s流水线型ADC设计

为实现高速低功耗的模数转换,设计了一个工作电压为3.3 V,采样精度为10 bit,采样频率为40 MS/s,流水线结构的模数转换器(ADC).该ADC基于0.35μm互补金属氧化物半导体(CMOS)工艺,通过优化运算跨导放大器(OTA)和低失调动态比较器电流,提高了转换精度,降低了功耗.ADC采用差分输入输出电路,减小了系统噪声的影响.其信噪比为58.3 dB,有效位数为9.4 bit,核心电路面积为1.2 mm×0.8 mm,功耗小于30 mW.     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.     

1.5 GHz Serdes低抖动锁相环的设计

设计并实现了一种应用于1.5GHz Serdes高速接口系统的低抖动锁相环。出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用0.18μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700μm×320μm。仿真结果表明,电路中心频率为1.5GHz,锁定时间小于5μs,偏离中心频率1MHz处的相位噪声为-95.39dBc/Hz,RMS jitter为3.6ps,总功耗为6mW。