基于多相滤波的高精度延时设计及实现

雷达测距测速应用中的精确性取决于时间上的高分辨率, 而传统基于有限长单位冲激响应(finite impulse response, FIR)滤波的高精度延时设计所需的滤波阶数过高, 滤波处理较慢且复杂。为了加快滤波速度和节省硬件资源, 将数字内插与多相滤波技术结合, 提出了一种基于多相滤波的高精度延时设计方案。根据延时精度对FIR滤波系数向量重新排序, 依据延时量大小选择多相子滤波器对采样序列进行滤波处理, 实现小于整数倍采样间隔的高精度延时, 具有滤波速度快、节省硬件资源的特点。仿真分析延时信号的相位, 表明了所提多相滤波方案可实现高精度延时。借助现场可编程逻辑门阵列(field programmable gate array, FPGA)平台, 时钟频率为245.76 MHz时, 实测的延时精度可低至0.509 ns。     

一种新的多进制正交扩频通信及FPGA实现

提出将一种新的按段复合的伪随机码序列应用到多进制正交扩频通信中,该序列保持了Walsh码的同步正交性,非同步时相关特性也较理想。由于复合码的内在相似性,可以用一个匹配滤波器实现输入信号和m个本地复合序列的相关运算,大大节约了FPGA资源消耗。实验证明,在高斯白噪声信道中,该硬件系统较之具有相同扩频增益的直扩系统,误比特率更低。     

可编程的VXI总线消息基接口芯片设计与实现

本文介绍了用大规模可编程逻辑器件设计和实现ＶＸＩ总线消息基接口芯片。该接口芯片具有中断ＲＯＲＡ、Ａ１６／Ｄ１６、Ａ２４／Ｄ３２及块传输能力,传输速率高达２０ＭＢ／ｓ。由于采用可重配置可编程逻辑器件,故很易实现ＶＸＩ总线Ａ３２／Ｄ３２的能力。     

数字信道化接收机高效结构的设计与实现

为了减少数字信道化接收机的硬件资源消耗,提高吞吐量,对实信号数字信道化接收机的结构进行了研究。对于实信号,提出新的信道划分方法,推导数字信道化接收机的数学模型,得到数字信道化接收机的高效结构。与一般的数字信道化接收机结构相比,该高效结构节省了硬件资源,减小了计算复杂度,提高了数字信道化接收机的吞吐量。测试结果表明,该数字信道化接收机高效结构的功能正确,性能稳定。     

1.2 GSPS数字信道化接收机的设计与实现

在推导实信号数字信道化接收机高效结构的基础上,在硬件平台上完成了1.2 GSPS的16通道数字信道化接收机的实现。在FPGA实现中充分考虑了高速数据的可靠接收以及片内的数字处理速度和资源的优化,保证了系统良好的性能。实际中频测试结果表明,该数字信道化接收机的功能正确,性能稳定。     

星载SAR中频数字接收机的FPGA设计与实现

在现场可编程门阵列(field programmable gate array, FPGA)中设计与实现了一种星载合成孔径雷达(synthetic aperture radar, SAR)中频数字接收机,并对数据形成技术进行了研究。考虑到FPGA乘法器资源有限,在详细分析了中频、采样率和抽取因子三者关系的基础上,实现了不同带宽信号的多相下变频优化结构。为减轻数据下传链路的压力,实现了压缩比可变的分块自适应量化(block adaptive quantization, BAQ)压缩模块。最后给出了设计实例,实验结果证明了方案的有效性：BAQ 8:3输出结果I、Q两路信噪比为14.6 dB,脉压后主瓣展宽只有2‰,积分旁瓣比达到了理论值的93%。     

千兆以太网中的8B/10B编解码的CPLD实现技术

介绍了千兆以太网物理子层的8B/10B编解码器的原理和CPLD的实现.研究结果表明,工作在较低速率的基于Lattice isplsi 1032E的CPLD编码和解码器验证了现有最新的高速可编程逻辑器件(CPLD和FPGA)可在千兆以太网中以125Mbps的速率实现8B/10B并行编码和解码.     

自定制浮点FFT/IFFT处理器的FPGA实现研究

针对定点FFT/IFFT处理器精度不高的缺点,提出了自定制浮点FFT/IFFT处理器的FPGA硬件实现。结合工程需求和FPGA器件结构确定了自定制浮点数据格式,阐述了实现浮点运算和提高蝶形运算速度等关键技术,并用FPGA实现了一个可变数据长度的FFT/IFFT处理器。该处理器已投入实用,工作性能稳定,系统时钟80MHz,完成1024点FFT/IFFT运算只需64μs,处理误差小于-80dB,功耗小于1W。     

基于FPGA的SAR回波仿真快速实现方法

回波仿真是进行合成孔径雷达（synthetic aperture radar,SAR）研究的重要途径,但其计算量巨大,所需的时间较长。为了快速实现SAR回波仿真,提出一种改进的同心圆方法进行快速计算,同时考虑到运算较为规整的特点,采用现场可编程门阵列（field programmable gate array,FPGA）作为主处理芯片。设计了专用于SAR回波信号模拟的数字信号处理板卡,并在板卡上编程实现整个回波模拟算法,给出资源使用情况和量化噪声影响,实际应用结果显示,采用FPGA来实现SAR回波仿真可以在保证精度的前提下大大加快仿真速度。     

多频点扩谱跳谱抗干扰信号处理系统的实现

为改进线性调频雷达系统所采用的在单色频率点附近扩谱抗干扰技术,加强制导雷达站具备抗有源、无源干扰,反侦察,抗硬杀伤的反幅射导弹和反隐身的能力,通过将单频点扩谱改为多频点扩谱跳谱,实现了高抗干扰信号处理系统,给出方案中在中频段实现的线性调频信号产生方法以及对应的匹配滤波处理系统。样机测试结果证明设计是成功的。     

Researching and implementation of reconfigurable Hash chip based on FPGA

The reconfigurable cryptographic chip is an integrated circuit that is designed by means of the method of reconfigurable architecture, and is used for encryption and decryption. Many different cipher algorithms can be flexibly implemented with the aid of a reconfigurable cryptographic chip and can be used in many fields. This article takes an example for the SHA-1/224/256 algorithms, and then designs a reconfigurable cryptographic chip based on the thought and method of the reconfigurable architecture. Finally, this paper gives the implementation result based on the FPGA of the family of Stratix II of Altera Corporation, and presents a good research trend for resolving the storage in hardware implementation using FPGAs.     

基于相位旋转法的NCO设计与实现

针对信道化接收机的低通滤波器组结构中NCO消耗资源巨大的问题,提出了一种基于三角函数的相位旋转法。介绍了该算法的结构,然后在FPGA上实现了该方法。最后通过产生八路NCO所占用资源的对比,说明该方法与直接使用查表法或CORDIC算法相比最少能节省50％的逻辑单元和存储器单元。该方法可以很容易推广到频谱监测、多频移键控调制、跳频接收等应用中。     

一种AES算法的FPGA设计与快速实现

针对AES算法特点,提出一种适于FPGA实现的改进的快速AES算法。本方案采用轮内流水线结构和密钥并行处理,ECB操作模式,并且可在一块芯片上同时支持128、192、256bit三种密钥长度,因而在占用相对较少的逻辑资源下提高了系统吞吐率,并且极大的增强了其安全性和使用周期。通过优化的逻辑层次和时序设计,较好地解决了并行处理中的子密钥与轮函数的时序节拍与控制关系,给出了仿真图。实验结果表明该设计相比其他一些设计具有更高性能。     

基于SPECAN处理的斜视SAR实时成像算法及其FPGA实现

斜视合成孔径雷达（synthetic aperture radar, SAR）成像具有广阔的应用前景。首先提出一种基于SPECAN算法的斜视SAR实时成像处理方法,具有运算量小、操作简单的特点。针对SPECAN处理带来的图像扇形畸变,提出采用Sinc插值校正方位采样间隔空变性的方法,实现图像扇形畸变的校正。在此基础上采用FPGA（field programmable gate arrays, FPGA）实时编程实现,重点阐述基于“空域滤波”思想的Sinc插值模块设计。实测数据处理结果验证了该算法的有效性及FPGA实时实现的可行性。     

基于DSP与FPGA的实时数字信号处理系统设计

针对测速雷达实时数字信号处理系统的设计问题,提出了一种基于DSP与FPGA的设计新方法。实时信号处理系统中,低层的信号处理算法处理速度要求高,但运算结构相对简单,适用于FPGA进行硬件实现。而高层处理算法控制结构复杂,通信机制强大,适用于DSP软件编程处理。首先简单介绍了该系统所使用DSP的特点,然后对系统的硬件结构及其软件处理进行了详细说明,最后通过实验结果验证了设计新方法的有效性。     

基于扩散过程的导弹战备完好率评估模型研究

结合当前部队关心的导弹装备战备完好性问题,对影响导弹战备完好性的重要参数战备完好率参数进行了研究.给出了基于扩散过程的导弹装备战备完好率评估方法和模型,根据部队导弹装备服役的相关信息,对该模型进行了评估验证.经验证,该方法对于分析导弹战备完好率的准确度高,且对于后续提升改进导弹战备完好率具有参考价值.     

劣化系统最优维修策略：基于推广累积冲击模型

研究一个遭受累积冲击的劣化系统的最优维修策略. 在系统的工作时间内,任一冲击都将对系统造成损害,其损害效应具有累加性. 当累积冲击损害超过某给定水平时,系统失效. 在每个失效时刻,系统可以维修或者更换. 对一个劣化系统来说,假设引起系统失效的冲击量关于维修次数是几何递减的,并且连续的维修时间构成了一个几何递增过程. 这是一个推广的累积冲击模型,更符合可靠性的客观实际. 采用系统在前N-1次失效后维修,而在第N次失效后被替换的更换策略N,推导了长时间运行后平均费用率的精确表达,并精确地确定了最优维修策略N^*. 最后给出一个数值例子.     

Design and implementation of a high-speed reconfigurable cipher chip

1. INTRODUCTION For present requirements on network or others security systems, cipher chips are expected to support multi-algorithms and flexibility becomes more and more important. Most cryptographic algorithms have similar basic operations which can be designed as RPUs (Reconfigurable Processing Units). By control- ing of some controllable nodes, RPUs can be reconfig- ured to construct different circuits and can implement different functions to match different algorithms quickly and…     

低杂散复杂线性调频的实现

针对采用脉冲压缩体制高性能超视距雷达的应用场合,提出了一种应用现场可编程逻辑阵列(FP-GA)和数控振荡器(NCO)相结合实现低杂散复杂线性调频(LFM)方法。该方法利用FPGA编程灵活和提高D/A量化位数,降低量化离散杂散的特点,在分析现有直接数字合成的不足以及量化离散杂散与D/A量化位数关系的基础上,通过FPGA内形成数据接口、时序分配和双重叠加相位累加器的方式控制(NCO),实现低杂散的复杂线性调频。给出了实现的原理图、FPGA内部逻辑图和试验结果,通过硬件验证了该方法的有效性。