32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

32位并行浮点乘法器设计

讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证.     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

32位并行浮点乘法器设计

本文讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后并给出了设计结果与验证。     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

SMS4算法串行化设计及其轻量级电路实现

通过数据通路共享以及核心功能模块的串行化设计对SMS4算法进行了优化,设计实现了小面积低成本的SMS4算法.该算法能广泛应用于智能卡、物联网等领域.为了实现小面积低成本的SMS4算法,采用串行的设计方式,对核心模块进行分时复用,并共享加密和密钥扩展的数据通路;同时,采用电路实时产生常数的方法来进一步减小电路面积,8bit的数据通路中只包含8个D触发器和一个和常数加7的电路,只占用66个等效门(GE).在ASIC实现上,设计的SMS4电路占用3 824GE,除去密钥扩展模块为2 493GE,与已有结果比面积减小18.52%;在FPGA实现上,设计的SMS4占用逻辑资源只有现有结果的20%~40%.     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

频带约束下刚架结构优化问题可行域研究

研究频带约束下刚架结构轻量化设计问题的可行域基本性质.刚架结构中梁的断面积取为设计变量,采用欧拉-伯努利梁的动力刚度法及W-W算法精确求解结构的固有频率值.利用W-W算法的特征值计数原理,研究了前述优化问题的可行域的形状和联通性,发现可行域呈现复杂的形状,由多块非联通子域组成,并且部分可行域子域可以是低维的.还以三杆梁的尺寸优化和拓扑优化为例,给出了可行域的具体形状,展示了这一优化问题的可行域具有"强奇异性".可行域的这一特点给基于梯度类的优化算法带来了极大的困难,需要采用其他手段处理,也使这类问题有望用于测试各类优化软件算法.     

闪存控制器中BCH解码器的VLSI设计

为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积.     

可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

二次Booth编码的大数乘法器设计

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码的Booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶Booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。     

32位时延无关异步流水线乘法器设计

提出采用Heaviside函数建立可精确描述门限门行为的数学模型，该数学模型可描述门限门的置位、复位行为．针对异步单轨逻辑健壮性差的缺点，基于零协议逻辑(Null Convention Logic)设计了双轨逻辑的时延无关32位异步流水线乘法器．乘法器基于改进的Booth编码和Wallace树．该乘法器与采取同样结构的同步乘法器的仿真结果表明，前者的性能提高了近4倍．     

基于FPGA实现相位激光测距法中数据处理

分析相位激光测距法原理,提出一种基于现场可编程逻辑器件(FPGA)的量化移位算法,并通过功能仿真,完成相位激光测距法中数据处理模块的设计与实现.与一般乘法器算法相比,该算法运算速度快,实现电路比较简单.     

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证.设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法...     

在内部演化硬件中实现自适应变异参数控制

为了在演化过程中优化演化算法性能和避免花费大量时间在演化算法的参数设定中,设计了一种新颖的基于硬件实现的自适应变异比率控制方法.为了实现自适应特性,变异比率控制参数也被编码到染色体中作为附加的基因经历演化操作.本方法的有效性将通过和传统的采用固定变异比率的演化算法在演化4-bit偶校验函数(even-parity function),2-bit乘法器和3-bit乘法器的对比实验中进行证明.实验平台建立在一个完全FPGA实现的内部演化硬件上,它的设计思想来源于笛卡尔遗传程序(Cartesian Genetic Programming).在所有实验中,基于自适应变异比率控制的演化算法的性能明显优于传统的采用固定变异比率的遗传算法.     

一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform, FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程，完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit, ASIC)设计。传统FFT算法受序列完整性的制约，时滞较大，无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法，克服了传统FFT对序列完整性的依赖，设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间，以基16蝶形运算器为核心，采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量，减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比，信噪比(signal-to-noise ratio, SNR)大于130 dB。在TSMC 28 nm的工艺下，工作主频为600 MHz,面积为1 980μm×2 060μm。