基于CPLD的HDB3码编译码器的设计

在数字通信中,选择合适在信道中传输的码型是十分重要的,HDB3码是比较常用的信道传输码型,因此HDB3码的编译码就显得非常重要.多数的数字基带信号用单极性不归零码(NRZ)表示,介绍了NRZ码与HDB3码之间的转换,用CPLD设计了HDB3码编译码器.     

HDB3码和AMI码及它们的编码实现

AMI码作为线路编码之一,具有无直流分量和可进行差错自检等优点,AMI码的改进码HDB3码为CCITT协会所推荐的基带传输码型之一,除继承了AMI码无直流分量的优点之外,还同时避免了连续0个数超过3个,它便于提取位定时信息,是基带通讯的一种重要编码方式。     

基于VHDL语言的HDB3编译码器的一种实现方法

针对复杂大规模可编程器件的特点,提出了一种新的HDB3编译码器的实现方法,在Quartus2.1开发软件环境下,采用硬件编程语言VHDL,实现了HDB3编译码器的设计,经过仿真验证,其功能符合HDB3编译码的要求．     

HDB3编码器中的双极性实现

三阶高密度双极性(HDB3)码是一种双极性归零码.该文详细讨论了一种在HDB3编码器中实现双极性输出码的具体电路结构,也分析了该电路在实际应用中的注意事项.     

MAX+plusII中嵌入自定义HDB3模块的实现

分析了HDB3编码原理,提出了基于MAX plusII平台的HDB3编码系统方案,设计了HDB3编码功能模块,并以HDB3编码为例阐明了在MAX plusII中嵌入自定义模块的方法;调试结果和分析表明,提出的方案可行,为一般用户提供了一种利用MAX plusII开放性能实现专用功能模块的有效手段和方法。     

MAX＋plusⅡ中嵌入自定义HDB3模块的实现

分析THDB3编码原理，提出了基于MAX＋plusⅡ平台的HDB3编码系统方案，设计THDB3编码功能模块，并以HDB3编码为例阐明了在MAX＋plusⅡ中嵌入自定义模块的方法；调试结果和分析表明，提出的方案可行，为一般用户提供了一种利用MAX＋plusⅡ开放性能实现专用功能模块的有效手段和方法。     

基于VHDL的数字基带信号HDB3调制解调器仿真实现

在实际的数字基带通信系统中,为使信息在基带信道中顺利传输,必须选择合适的基带信号,HDB3基带信号是常选信号之一.针对数字基带传输系统中HDB3信号的特点,采用基于CPLD/FPGA的VHDL语言,在Max plusII的环境中,实现HDB3数字基带信号的调制、解调器.仿真结果表明,实现的HDB3基带信号调解器,系统简单、可靠,通过此系统能够方便地将原始信息流转换成HDB3基带信号.     

基于FPGA的HDB3编码一种简单实现

HDB3码（3阶高密度双极性码）保持AMI码极性反转的特点，减少了连0串的长度，有利于提取定时信息．通过对HDB3码编码原理的分析，提出一种基于FPGA的编码方法，并给出了VHDL语言的实现方法及仿真波形．此方法采用2位二进制码实现，在插入破坏符号的同时始终保持极性反转，简化了编程步骤，运行速度快，延时相对较小．由于FPGA具有重复可编程的特点，因而灵活性高，调试方便，且开发成本低，运行稳定可靠．     

基于FPGA的数字基带传输系统编译码器的设计

选择合适的基带码型是数字基带传输的关键,HDB3码型因其特点成为ITU推荐使用的基带传输码型之一.提出了一种基于FPGA实现HDB3编译码的设计方法,采用VHDL语言,并在Quartus Ⅱ的环境中,验证了该方法实现HDB3编码译码的正确性.     

Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

基于CMOS电路的温度计的设计

<正>CMOS数字集成电路品种繁多,包括了各种门电路、编译码器、触发器、计数器和存贮器等上百种器件。1.常用特性(1)工作电源电压。常用的CMOS集成电路工作电压范围为3～18V(也有7～15V的,如国产的C000系列),因此使用该种器件时,电源电压灵活方便,甚至未加稳压的电源也可使用。(2)供电引脚。(3)输入阻抗高。CMOS电路的输入端均有保护二极管和串联电阻构成的保护电路,在正常工作范围内,保护二极管均处于反向偏置状态,直流输入     

可动态配置维特比译码器的设计与实现

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化.     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。     

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.     

数字视频广播传输流接收专用芯片的设计

为了满足计算机能够接收数字视频广播(DVB)内容的需要,针对DVB传输数据量大,实时性要求高的业务特性,提出了一种DVB传输流接收专用芯片的设计。按照自顶向下的设计流程,通过合理划分软硬件结构,围绕高速数据通道的设计,采用流水线结构和链式直接存储器访问(DMA)的方式来提高数据处理速度,并利用理论建模的方法定制链式DMA的参数以及系统缓存大小。实验结果表明:链式DMA策略的硬件带宽达到476.6 Mb/s,为传统DMA方式的25倍,有效提高了接收芯片的数据处理能力。该芯片已采用Fujitsu 0.35μm的CMOS工艺流片。     

TD-SCDMA系统中ASN.1编译码器的设计和实现

为了解决传统ASN.1(abstract syntax notation one)编译码工作中存在的缺陷,根据TD-SCDMA中ASN.1编译码原理,提出利用编译器自动生成工具another tool for language recognition(ANTLR),设计了一个ASN.1描述代码的编译器,实现从ASN.1源代码到CSharp(C#)语言数据结构的映射,其中包含完整的编译码所需信息,且便于访问。通过调用独立的编译码算法函数,从数据结构中提取相应的参数完成编译码。实际应用表明该编译系统减省了繁复的人工翻译描述代码工作,提高了ASN.1编译码的效率和准确率。     

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .