分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

基于稀疏序列LDPC的多层码的迭代译码

提出一种稀疏二进制序列构造的LDPC码作为分量码,译码采用串行迭代的多层码方案.每次串行迭代译码逐层进行,低层向高层传递译码软信息.采用该方案分别对8PSK和16QAM调制的多层码进行串行迭代译码和并行迭代译码的性能仿真.仿真结果表明:该方案的编码复杂度较低,相比于并行迭代译码,串行迭代译码简化了译码结构,且2种迭代译码算法复杂度相同;在AWGN信道和平坦瑞利衰落信道中,串行迭代译码的误比特性能优于并行迭代译码.     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

LDPC-SPC乘积码

提出了一种LDPC-SPC乘积码。该乘积码以低密度奇偶校验（low density parity check,LDPC）码为水平码,单奇偶校验（single parity check,SPC）码为垂直码。给出了LDPC-SPC乘积码的硬判决译码算法和软判决译码算法。利用这些译码算法,LDPC-SPC乘积码能够在不同的LDPC码字之间交换比特置信度信息,完成译码。仿真结果表明,以长度8064 bit,码率1/2的LDPC码为基础构造的LDPC-SPC乘积码,能够有效地降低该LDPC码的误码平层,并且在误码率为10-7时,乘积码取得了超过LDPC码0.3 dB的性能优势。     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

面向中国DTTB标准的多码率LDPC译码器

为了简化中国数字电视地面广播(DTTB)标准的信道解码,提出了一种三码率合一的准循环低密度奇偶校验(QC-LDPC)译码器,利用了3种码率QC-LDPC码的结构和参数特点。该译码器采用简化的译码流程、新颖的多码率复用模式和半并行的译码结构,已成功应用于符合中国DTTB标准的接收机芯片设计。仿真和测试结果表明,该译码器在加性白色G auss噪声信道下的误码性能与单码率译码器误码性能相当。硬件实现结果表明,该译码器的资源利用率远远超过了传统的单码率译码器。该译码器结构适用于各种QC-LDPC译码器的简化设计。     

一种改进的确定性准规则LDPC码

提出了一种确定性准规则LDPC码的设计方法,通过双对角矩阵以及迭代生成的线性同余序列构造校验矩阵.推导了为避免四边以及更少边的循环,迭代参数所需要满足的条件.该方法主要优点是编码仅具有线性复杂度,并且校验矩阵可通过迭代和双对角矩阵生成,在译码端不需要存储整个校验矩阵,这对于译码器的硬件实现是有利的.仿真结果表明该方法具有优于伪随机方法的性能.     

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

基于LDPC码的BICM方案的性能研究

将LDPC码与比特交织编码调制(BICM)相结合,分别给出了在QPSK、8PSK调制方式下AWGN信道和Rayleigh衰落信道中的性能,并在Rayleigh衰落信道中分析了信道信息对于性能的影响．在译码端没有采用解调器和译码器之间的迭代,因此译码复杂度相对较低．仿真结果表明,BICM中采用LDPC码在AWGN信道和Rayleigh衰落信道中都具有较好的性能．     

基于近似投影的水平分层调度译码算法

基于交替方向乘子法（ADMM）的线性规划（LP）译码模型因其不会出现错误平台和具有最大似然认证的优点,广受译码研究者的关注。目前大多数ADMM算法采用的是泛洪调度策略（FL）,该算法存在译码收敛速度过慢的问题。基于水平分层调度的交替方向乘子法的低密度奇偶校验（LDPC）码译码算法能够加速译码收敛速度,然而目前水平分层调度算法中的投影算法采用的为精确投影算法,复杂度较高。针对该问题,文中将近似投影算法和水平分层调度算法结合,提出基于近似投影的ADMM水平分层调度译码算法以提高译码的性能。仿真实验表明,相比其他算法,本文提出的算法的译码性能可提升0.1~0.3dB,迭代次数可降低约19%~40%,平均译码时间可减少大约21%~65%。     

一种基于BP短LDPC码的改进级联算法

对短LDPC码的分阶统计译码(OSD)算法进行了分析,研究了BP和OSD的级联算法及对数似然比累积算法,考虑到译码复杂度和性能的折中,提出了一种改进的级联算法,用最小和算法替代BP算法,然后与对数似然比累计算法进行级联.仿真结果表明,和原始的BP算法相比,译码性能有了很大的提升;和BP-OSD级联算法相比,译码复杂度降低,性能几乎一致.     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

基于QR码和SPC码的双广义LDPC码构造及性能研究

为了降低低密度奇偶校验(low-density parity check,LDPC)码的错误平层,使其满足移动高清视频传输的极低误比特率(bit error rate,BER)要求,构造了一种基于平方剩余(quadratic residue,QR)码和单奇偶校验(single parity check,SPC)码的双广义LDPC(doubly-generalized LDPC,D-GLDPC)码。所构造的D-GLDPC码克服了有限码长的LDPC码性能不佳的问题以及广义LDPC(generalized LDPC,GLDPC)码的码率损失问题。基于QR码构造了准循环低密度奇偶校验(quasi cyclic LDPC,QC-LDPC)码,以QR码和SPC码作为分量码来构造D-GLDPC码,采用后验概率(a posteriori probability,APP)译码算法简化D-GLDPC码的译码。仿真结果表明,D-GLDPC码相比同码长同码率的LDPC码,在错误比特率和译码收敛速度上有明显的性能提升。     

基于(17,9)平方剩余码的广义LDPC码构造及性能研究

低密度奇偶校验(low-density parity check, LDPC)码的校验节点通常采用单奇偶校验(single parity check, SPC)码,然而当采用一种具有更强纠错能力分量码替换LDPC码中的SPC码时可以构造出一种性能更好的广义LDPC(generalized LDPC, GLDPC)码。鉴于此,采用一个(17,9)平方剩余(quadratic residue, QR)码作为分量码来替换LDPC中的SPC码构造出了一种基于QR码的GLDPC码。通过研究GLDPC码和QR码的构造以及GLDPC码的译码算法,提出了一种基于(17,9) QR码的GLDPC码构造方法,研究了该GLDPC码的性能,并对该GLDPC码与传统的LDPC码、同码率不同码长的GLDPC码以及同码长不同码率的GLDPC码进行了性能仿真。仿真结果表明,基于(17,9)QR码的GLDPC码相比同码率下的LDPC码,在错误比特率和译码收敛速度上都取得了更优异的表现。     

基于卷积码、LDPC码、Turbo码的BICM—ID性能的研究

比特交织编码调制迭代译码（BICM—ID）是一种编码、调制和迭代译码相结合的技术,主要应用于无线通信中的信道编译码．BICM—ID在结构设计上加入了比特交织器和软输入软输出（SISO）译码器,结合迭代译码,最终实现次优译码．不同的编码方法在BICM—ID系统中也有着很大的性能差异,针对几种常见纠错编码方法——卷积码、Turbo码、LDPC码,在BICM—ID系统下的误码率性能进行比较．仿真得到系统在AWGN信道和Rayleigh衰落信道下的误码率曲线,表明不同纠错编码的BICM-ID系统性能与理论分析相一致．     

低密度校验（LDPC）码的构造及编码

分析了当前编码领域中低密度校验码的2种相对好的编码方法——化奇偶校验矩阵H为相似三角形和基于有限几何的编码方法。同时还分析了低密度校验码的一般及在有限几何域中的构造和特征，最后仿真了3种不同低密度校验码在相同译码方法下的性能。     

LDPC码在二进制对称信道下的性能分析

低密度校验码(LDPC)是一类线性分组纠错码,和积传递算法是LDPC码迭代译码算法中的常用算法.在此基础上研究了二进制对称信道(BSC)下LDPC码的消息传递迭代译码算法,对其误码特性进行了仿真,并用密度进化方法仿真了校验节点、变量节点的概率密度在迭代过程中的收敛情况.结果表明在给定的信道门限下LDPC码具有良好的纠错性能.     

一类规则LDPC码构造及其部分并行译码器设计

最近,LDPC(Low Density Parity Check)码引起了广泛的关注,但由于在实际的运用中缺乏有效的译码器硬件设计方案,从而使得LDPC码的运用受到一定的限制.本文提出一种译码联合构造LDPC码的方法,通过此方法构造的(j,k)规则LDPC码不仅具有很好的纠错性能,同时适合用部分并行来实现译码.