基于采样率变换与FFT的GPS系统C/A码捕获改进算法

针对全球定位系统民用粗码信号快速捕获算法速度慢、不易于硬件实现的不足,提出了基于采样率变换和FFT的GPS信号C/A码捕获算法。利用采样平均的方法把采样率为5Msps的输入信号降低为1.024Msps,然后利用FFT进行粗捕,得到粗略的伪码相位,最后对粗略的伪码相位周围的原始数据进行循环相关处理得到精确的伪码相位估计值,降低了对后续跟踪环的动态要求。仿真结果表明该算法运算量小可以快速实现C/A码的粗捕,得到高精度的捕获结果,同时该算法可以利用现有1024点的FFT处理核(IP),便于在硬件上实现。     

基于FPGA的4096点基-4 FFT模块的实现

现场可编程门阵列(fieldprogrammablegatearray,FPGA)技术,具有集成高度、逻辑实现能力强等特点,已经成为数字系统设计的重要技术之一。数字脉冲压缩技术可靠性高,灵活性好,可编程,在现代雷达中广泛应用。快速傅里叶变换(fastFouriertransform,FFT)是一种实现数字脉冲压缩的高效、灵活的方法,也是实现雷达数字信号中重要技术。首先说明了基4FFT的基本知识,然后介绍了如何使用Xilinx的FPGA的来实现雷达信号处理机的数字脉压的核心———4096点FFT模块。     

基于FFT的高动态GPS信号捕获方法优化

针对高动态环境下的GPS接收机对信号捕获速度的要求,提出一种基于小波变换和优化快速傅里叶变换(fast Fourier transform, FFT)的信号捕获方法。在基带信号预处理阶段,对采样后的中频信号进行小波变换,利用逼近信号完成码相位和多普勒频移的估计,降低基带处理信号的数据率;综合基2FFT、基4FFT和素因子算法(prime factor algorithm, PFA)的优势,对捕获过程中的大量FFT运算进行优化处理,提高运算效率。仿真结果表明,改进处理的基于FFT捕获方法可以有效地缩短捕获时间,改善基带模块性能。     

基于加窗PMF-FFT的扩频信号捕获算法研究

介绍了基于FFT的伪码捕获算法,分析了部分匹配滤波(partial matched filter,PMF)积分时间长度的选择依据.提出一种加窗PMF-FFT的伪码捕获改进算法,该算法在PMF过程中采用汉宁窗对数据加权后进行积分,然后做FFT谱分析.详细分析了改进算法的性能.理论分析和仿真结果表明,与原有的算法相比,改进算法在相同FFT峰值衰减时,能够有效增大PMF的积分时间长度,减少FFT运算量,而在相同PMF积分时间长度时,能够有效降低FFT输出的峰值衰减,减小频谱泄漏,从而提高捕获性能.     

一种基于FFT的高动态GPS信号快速捕获方法

对高动态GPS信号快速捕获问题进行了研究,提出了一种适应高动态环境,捕获时间短的捕获方法。该方法采用多普勒频域串行捕获,时域由FFT代替滑动相关的并行捕获的二维策略,从而大大提高了高动态GPS接收机的信号捕获性能。分析了基于FFT的快速捕获原理和软件实现,并通过对实测的GPS信号的捕获验证了该捕获方法的正确性。     

基于基2-FFT的伪码快速捕获实现新算法

讨论了基于基2-FFT的伪码快速捕获方法,论述了其中常见的数据内插处理算法并提出Sinc数据内插新方法。Sinc数据内插算法采用Sinc内插滤波器来实现数据的精确内插,以满足基2-FFT的数据点数需要。仿真表明,采用Sinc数据内插方法实现的基2-FFT伪码快速捕获系统,其捕获性能优于传统的补零法和线性内插法。Sinc内插算法更适合在低信噪比下工作和对捕获时间有严格要求的系统。     

自定制浮点FFT/IFFT处理器的FPGA实现研究

针对定点FFT/IFFT处理器精度不高的缺点,提出了自定制浮点FFT/IFFT处理器的FPGA硬件实现。结合工程需求和FPGA器件结构确定了自定制浮点数据格式,阐述了实现浮点运算和提高蝶形运算速度等关键技术,并用FPGA实现了一个可变数据长度的FFT/IFFT处理器。该处理器已投入实用,工作性能稳定,系统时钟80MHz,完成1024点FFT/IFFT运算只需64μs,处理误差小于-80dB,功耗小于1W。     

自适应伪码捕获的双限切除恒虚警概率方法

在无人机测控与数据链技术中,直接序列扩频通信技术成为重要的发展方向.直接序列扩频通信中,扩频同步是至关重要的环节.提出一种适用于直接序列扩频通信的自适应伪码捕获方法--双限切除恒虚警概率(DE-CFAR)方法.与仅设置切除上限的单限切除恒虚警概率(E-CRAR)方法相比,DE-CFAR方法设置了切除双限--切除上限和切除下限,在进行单元平均之前不仅切除信号的强分量,还切除信号的弱分量.在信噪比较高的情况下,DE-CFAR方法的性能与E-CFAR方法相比几乎没有下降,而在信噪比较低的情况下,DE-CFAR方法的性能要优于E-CFAR方法.     

PN码快速捕获中的捕获策略和性能分析

在现有的各种PN码捕获策略的基础上,提出了PN码捕获策略的统一框架,并以该框架为基础研究了捕获过程各个阶段中策略的选择对总体捕获性能的影响.最后研究了各个阶段中可以采用的若干种判决策略和验证策略,并对四种实际可能采用的捕获策略进行了仿真分析.结果表明在捕获过程中引入适当的验证策略可以在平均捕获时间增加不多的情况下大幅改善捕获的性能,而提出的一种无需设定门限的捕获策略与利用门限进行判决的策略性能相当,在实际工程应用中有着重要的意义.     

超高速FFT可编程处理系统设计

本文介绍了用TMS320C25微处理器和高速矢量处理器TMC2310所设计的超高速可编程FFT处理系统。设计中采用TMS320C25和TMC2310构成主从结构,充分发挥这两种高速处理器的特点,使系统具有灵活的可编程控制能力。采用TMS320C25作为主控CPU,TMC2310的外围存储器设计成乒乓结构,可以使系统实现连续的FFT处理。该系统可以在53μs内完成128复数点FFT运算,在514μs内完成1024复数点FFT运算。这一速度指标此单片TMS320C30快7倍、比单片TMS320C25快20倍。     

一种新的多进制正交扩频通信及FPGA实现

提出将一种新的按段复合的伪随机码序列应用到多进制正交扩频通信中,该序列保持了Walsh码的同步正交性,非同步时相关特性也较理想。由于复合码的内在相似性,可以用一个匹配滤波器实现输入信号和m个本地复合序列的相关运算,大大节约了FPGA资源消耗。实验证明,在高斯白噪声信道中,该硬件系统较之具有相同扩频增益的直扩系统,误比特率更低。     

低信噪比长伪码直扩信号伪码周期的估计方法

针对低信噪比长伪码调制直扩(DS-SS)信号的伪码(PN码)周期参数估计的难题,提出了一类基于信号功率谱二次处理的新方法。该方法首先对信号的功率谱进行估计,接着将估计出的功率谱作为输入信号再来求取功率谱,最后得到的二次谱就会在长伪码调制DS-SS信号PN码周期的整数倍处得到一列尖锐的二次谱线,通过估计这些谱线的间距就可以获得其PN码的周期估计。为了在低信噪比情况下增强二次谱线和估计效果,采用了由多个接收信号矢量计算得到的二次谱结果进行平均累积的办法。理论分析和计算机模拟表明,该类方法在较低的输入信噪比条件下能良好地工作。     

直扩信号伪码周期及序列的估计算法

为了解决直扩信号伪码周期和序列估计的难题,提出了功率谱二次处理结合信号子空间分解的方法。该方法首先利用功率谱二次处理手段估计出直接序列扩频(DS-SS)信号的伪码周期,在此基础上采用信号子空间分解对DS-SS信号伪码序列进行盲估计。为了用信号子空间分解法对伪码序列实施精确估计,在其后加上了r1校正方法。计算机模拟结果表明,该方法在输入信噪比小于-14 dB时还能良好地工作。     

基于修正Rife算法的正弦波频率估计及FPGA实现

Rife算法的基础上,通过对输入信号进行频谱搬移,给出了一种修正Rife(MRife)算法。该算法易于并行实现。Monte Caro仿真表明,MRife算法具有频率估计精度高、整个量化频率范围内性能平稳等优点。当SNR(信噪比)大于0 dB时,MRife算法频率估计均方根误差接近克拉美-罗限(CRB,Cramer-Rao bound)。为了提高算法FPGA实现时的系统运行速度,提出使用FFT运算后的实/虚部代替FFT模进行插值,仿真表明对MRife算法性能影响不大。最后,将MRife算法在单片FPGA芯片内进行了硬件设计。布局布线后的时序仿真结果表明,该设计能够对输入数据速率为200 MHz的信号进行实时频率估计,数据不堆积。