时序电路SACO和PSO混合算法的测试矢量生成

提出了一种新的测试矢量生成算法,其使用SCOAP测度对蚁群算法进行参数调整,并在粒子群算法的框架下进行测试矢量生成,再使用调整后的蚁群算法进行测试矢量优化。该算法不仅克服了粒子群算法的容易陷入局部最优等缺点,而且利用电路本身的特性来确定蚁群算法的参数。以国际标准电路为例,实验验证本文的算法,结果表明本算法应用于时序电路的测试矢量生成时,相对于粒子群算法提高了其收敛性,提高了故障覆盖率;相对于蚁群算法压缩了测试矢量集,减少了测试诊断时间。     

基于分解等价的时序电路测试生成算法

针对集成电路的规模和复杂程度不断增加而相应的测试却越来越困难且费时的问题,提出了一种基于分解等价的时序电路测试生成算法。此算法通过引入分解等价以避免进入已搜索的测试码解空间,缩小了测试码搜索空间,大大提高了测试生成效率。在ISCAS’89国际标准电路上的实验结果表明了本算法的可行性。     

面向同步时序电路的电路并行测试生成算法

面对VLSI设计规模日益增大的挑战，除了电路并行以外，其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题，然而，已有的电路并行测试生成算法并未取得理想的结果，尤其对时序电路，因此，如何划分电路，成为电路并行算法的设计基础和成功的关键，面向逻辑级描述的同步时序电路，以触发器为核的电路划分算法BWFSF将电路划分为大功能块。对Benchmark-89电路的实验结果表明，基于G-F二值算法和BWFSF算法的电路并行测试生成算法在有效减少存储空间消耗的同时，还能够获得稳定的加速比。     

同步时序电路故障可测性研究

对不可测故障进行测试产生是影响时序电路测试产生效率的一个重要因素。提出了一种基于简化可控性计算的识别时序电路中不可测故障的算法，运用该算法无须搜索便于识别出时序电路中相当一部分不可测故障。针对ISCAS89电路的实验结果也验证了其有效性。     

基于难测故障冲突分析的非扫描可测性设计

时序电路的测试生成非常复杂.时序电路的可测性设计对于指导电路设计及测试生成是十分重要的.基于对在测试生成过程中的难测故障进行冲突分析,提出了一种新的评价电路可测性的测度conflict+,并在此基础上提出了一种两阶段的非扫描可测性设计方法.这种新的测度可以体现出时序ATPG中的绝大部分特征.运用该方法对一些实验电路进行可测性设计后,结果表明比近期的两种非扫描可测性设计方法nscan和lcdft在故障覆盖率、测试效率等方面都取得了更好的效果.     

基于核的有向强连通图计算机随机生成算法

针对图论算法研究和算法测试对随机生成有向强连通图的需求,在深入研究有向强连通图和极小有向强连通图的结构组成的基础上,提出了有向强连通图核的概念。参考有向连通图的随机生成算法,给出了一种有向强连通图的随机生成算法,并对该算法进行了测试。对具有上千个节点及上万条弧的强连通图的随机生成,采用该算法时间都在1 s以内,生成的结果能很好地应用于图论研究,以作为图论算法的随机测试用例。     

基于关键路径的FPGA时序电路最大工作频率测试方法

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.     

时序分析中时序约束条件的确立和检验算法

针对同步多相时序电路在满足建立时间约束时却忽视保持时间约束的情况，提出了一个基于锁存器多相时序电路的建立时间约束和保持时间约束的检验算法。该算法考虑了时钟偏斜对建立时间和保持时间的影响。经具体时序电路验证，本文检验算法是可行的。     

使用遗传算法对时序电路进行可测性预报

随着LSI/VLSI技术的发展,许多新的测试生成算法被开发出来 对于一个给定电路,快速而准确地选择最适合它的测试生成算法是一个具有很强现实意义的问题.本文提出了使用遗传算法(GA)找出逻辑电路的特性参数与测试生成算法可测性参数之间的关系,从而建立测试生成算法可测性参数(故障覆盖率,测试码个数)的模型,并对给定电路进行参数预报的方法。作者开发了遗传算法预报系统(GAFS),并使用该系统为常用的测试生成算法建立了直观的可测性参数表达式模型.用户可通过计算直接求得各测试生成算法对电路的可测性参数,然后通过比较选出最佳的算法.预报结果显示该系统具有较强的有效性和实用性.     

基于粒子群算法的数字电路测试生成

在已有的数字电路测试生成算法基础上，通过对一种结构简单且容易实现的算法——粒子群算法的研究，提出了一种基于模拟的测试矢量生成的新方法，即应用粒子群算法来进行数字电路的测试生成．对一些组合电路进行了仿真，并将其与基于遗传算法的测试生成方法进行比较，实验结果表明该方法比基于遗传算法的测试生成更为有效．     

星算法的LISP程序

此文提供了星算法的一个LISP程序,它具有程序简短,所需存贮空间少的特点。由于采取了优化措施,它能方便地在微处理机上实现。借助此程序可以为给定的组合电路求出任一故障的完全测试集,以便进一步建立最佳的故障检测集。此程序也容易推广到求多故障和时序电路的测试集。     

一种用于高速逻辑电路综合优化的新算法

提出了一种改进时序重排算法，使时序重排可以更有效地与其他组合优化算法结合起来共同提高同步时序电路的速度。在各种不同的测试电路上得到的实验结果显示，这种算法在与其他组合优化方法的结合上，较以往的时序重排算法有很大的改进。     

含三态元件时序电路的故障模拟器

传统的时序电路故障模拟器只能模拟含二值元件的时序电路。而工程实践中的电路常包含的三态元件，发三态门，传输门，总线等，本文研究的一种能处理含二值元件和三态元件的时序电路的故障模拟器。该故障模拟器采用四值逻辑描述电路。实验结果表明，该模拟器既能高效率地模拟测试传统的二值元件时序电路，又能有效地模拟测试由二值元件和三态元件混合     

同步时序电路设计新方法

本文在研究具有冗余态的同步时序电路的自启动问题的基础上,提出同步时序电路的设计新方法。它不仅适合于具有冗余态的同步时序电路的设计,也运合于完全确定的同步时序电路的设计。新方法的特点在于,直现、简捷、更易于求得能自启劫的最简逻拜函数。     

同步时序逻辑CAD的一种算法

本文利用集合的概念,组成同步时序电路逻辑综合的一种算法。该算法可使同步时序电路最简化,且简单易行,程序实现方便,计算量较小。编制的BASIC语言程序,已在DJS-130机上实现。     

基于事件-状态关联关系的GUI测试评判信息生成

GUI研究中关于测试评判信息的生成均依靠测试人员手工完成,这将严重影响整个测试效率和开销.通过详细分析GUI系统中事件与系统状态的关联关系,定义了事件-状态关联关系的形式化描述,提出了根据该关联关系自动生成与测试用例相匹配的测试评判信息的算法.实验表明,基于事件-状态关联关系的GUI测试评判信息生成方法具有可用性,并能有效解决GUI测试评判信息生成过程中开销过大的问题.     

FPGA逻辑资源测试图形自动生成方法

提出一种通用FPGA逻辑资源测试图形自动生成方法.建立了可编程逻辑单元CLB的测试模型,提出了FPGA的测试配置集的自动生成算法,在测试配置集的基础上得到了具有通用性的,高故障覆盖率且测试时间短的测试图形.     

基于切割法的时序电路等价验证

在Van Eijk时序电路等价验证算法中引入切割法,提出一种改进算法.由切割法引发的错反问题同时得到解决,合理的切割可以使时序电路等价验证只需较少时间.改进算法用SAT解答器作为计算引擎.实验结果表明,改进算法的运行速度约为原先算法的2倍.     

改进的基于唯一输入输出序列的测试序列自动生成算法

协议一致性测试中,测试序列一般只能做到半自动生成,其全自动生成问题一直没有得到完全解决.针对此,提出一种改进的基于UIO序列(Unique input/output sequences)的测试序列自动生成算法,并且用C语言程序实现了该算法,从而实现了测试序列的全自动生成.将该算法自动生成的测试序列与测试数据相结合,生成了SM-RL(short message relay layer)协议优化的一致性测试套.与优化前相比,新测试套有了明显的改进,提高了测试工作的效率.     

公开密钥密码体制RSA算法的一种实现

通过对RSA算法的分析和对其几种实现方法的研究比较,针对该算法巨大的计算量开销问题,对生成密钥对的全过程采用了小素数集测试、优化的Miner-Rabit测试、Stein算法、求解同余方程等一系列方法,给出了该算法运行速度较高的一种实现,在AMD266 CPU、64 MB内存、Windows98操作系统的测试环境下,选取加密强度(即RSA算法的模长)为1 024 bit时,生成RSA算法密钥对的运行时间取100次运算的平均值为3．662 s,达到了实用化要求。