用于物联网的可重构的祖冲之密码算法的硬件设计

针对应用在资源有限的物联网中的祖冲之(ZUC)256密码算法,本文介绍了一种资源优化的ZUC-256密码算法的硬件实现方案,设计了面向资源优化的循环型ZUC-256密码算法的硬件架构和基于块随机存取存储器(BRAM)的可重构S盒(S-box)单元,从而有效地降低了资源消耗。硬件方案在现场可编程逻辑门阵列(FPGA)上进行了硬件验证,结果表明本文资源优化的循环架构中的各个硬件开销相比已有的方案有明显的降低。     

祖冲之算法在数字图像加密中的应用与实现

分析了多种现有的数字图像加密算法,以寻求一种安全性高、软硬件实现简单的数字图像加密算法。祖冲之(ZUC)算法因其采用了线性反馈移位寄存器(LFSR),比特重组(BR)和非线性函数F的三层结构设计,极大地增强了该算法的安全性。而且,ZUC算法在设计时充分考虑了软硬件实现的复杂度,所以ZUC算法的软硬件实现开销较小,硬件实现功耗小。此外,由于ZUC算法流式产生密钥的快速实时性,非常适合用于数字图像的加解密。最后,将ZUC算法实现,并对数字图像进行加解密,取得了很好的加密效果。     

一种资源优化的祖冲之算法的硬件实现方法

祖冲之(ZUC)算法是我国自主设计的流密码算法,该算法在2011年12月被3GPP LTE采纳为国际加密标准,即第四代移动通信加密标准。目前,基于祖冲之算法的FPGA设计在国内外引起了广泛的关注。本文在实现祖冲之加/解密系统的基础上,提出了一种资源优化的祖冲之算法的硬件实现方法。该方法优化了原祖冲之算法中对S盒进行并行寻址的逻辑,采用分时复用的寻址逻辑。经过仿真与综合,结果表明本文提出的方法大幅降低了系统的资源开销,当复用的寻址逻辑最多时,系统的资源开销可以降低45%。     

祖冲之序列密码的线性区分攻击分析

为了探讨祖冲之算法(ZUC)的安全性,该文对ZUC算法进行了线性区分攻击分析。文中对ZUC算法中两轮非线性函数F最优化线性逼近,得到线性逼近方程式,计算线性逼近的偏差为2-22.6。利用线性逼近方程式构造仅包含输出密钥流的区分器,并寻找最优掩码使区分器的偏差最大,在最优线性掩码的基础上计算得到区分器的区分偏差为2-65.5。该攻击需要约O(2131比特)密钥流,就能把随机序列与密钥流序列区分开,从理论上证明了ZUC算法的安全性。最后通过与已有的安全性分析结果对比发现,该文的线性区分攻击结果有一定的优越性。     

一种针对祖冲之算法的猜测决定攻击

为了分析ZUC算法在抵御猜测决定攻击方面的安全性,针对ZUC算法在比特重组以及非线性函数中独特的16比特半字的运算,提出基于16比特半字的猜测决定攻击.该攻击方法首先将ZUC中的状态转换运算变换为半位的运算,将线性反馈移位寄存器中的每个状态分为上下半位,然后通过使用Viterbi-like算法计算出猜测决定攻击的基本点,根据已知的基本点状态和变换后的半位运算,决定出其他未知的状态,从而实现对内部状态的恢复.结果表明,这种猜测决定攻击计算复杂度为2398,所需数据量为6个32比特密钥字,该结果优于已有的针对ZUC的猜测决定攻击.     

BM 迭代算法的循环架构设计及实现

BCH码的译码问题主要归结为一个关键方程的解决,即错误位置多项式的求解,BM迭代算法自1966年由BerlekampMassey提出以来经过不断改进,已经成为解决这一问题的成熟算法。提出了一种适合硬件实现的BM迭代算法的循环架构设计,并在此架构下分别实现了基于BM迭代算法和其简化算法的二元BCH(15,5)的FPGA译码器,显示出这一循环架构易于模块移植的优点。仿真结果表明：码组中任意不大于3 bit的随机错误都可以给予纠正。     

面向HEVC的运动估计快速算法和硬件架构

提出确定共享搜索区域的方法,实现硬件搜索区域共享,能有效提高数据复用和减少参考像素带宽. 进而,提出改进的钻石搜索算法,该算法考虑了硬件资源消耗和预测单元大小,使预测单元自适应选择搜索模板. 最后,基于改进的钻石搜索算法提出新的硬件架构,该架构通过灵活选择不同处理单元(PE)数目,实现两种基本处理单元,使不同尺寸预测单元都有较高的处理速度和硬件资源利用率. 算法仿真结果表明,本算法与参考代码HM16.7相比较,编码性能损失可忽略不计,但更适合于硬件实现. 用Altera的 Stratix IV系列芯片在QUARTUS II中综合结果表明,周期数比现有文献更少,本架构最大工作频率可达到317.56MHz,并且实现1080px @23.7帧·s^-1的吞吐率.     

一种用于自适应直方图均衡化的硬件加速器

针对动态直方图均衡(dynamic histogram equalization,DHE)算法处理效果不理想和算法应用不灵活的问题,提出了一种基于改进型自适应直方图均衡化算法的现场可编程逻辑门阵列(field programmable gate array,FPGA)硬件加速器的设计方法.该硬件加速器对直方图均衡化算法做了改进,实现了自适应地限制对比度拉伸;并且充分利用FPGA的并行体系架构和丰富的块存储资源的优点,采用规则的模块化的设计方法完成了设计.实验结果表明:改进的算法不会产生过度增强、放大噪声、丢失图像细节的现象;设计的硬件加速器在充分节约硬件资源的前提下能较好地满足实际应用的需求;在实时图像处理中一帧图像的处理时间约为0.1 ms,使图像增强算法在图像实时处理中的应用更加灵活方便.     

SNOW 3G算法和ZUC算法在FPGA上的性能对比

SNOW 3G算法和ZUC算法都是3GPP LTE安全性算法的核心,已成为第四代移动宽带通信加密标准。SNOW 3G算法由于提出时间较早,现已被广泛采用。ZUC算法是我国自主设计的流密码算法,于2011年被采纳为国际加密标准。为了对比两种加密算法在FPGA上的性能,本文在分析两种算法结构的基础上,提出两种算法的FPGA设计方案并实现,使用Modelsim软件进行仿真,将仿真结果与C语言模型对比验证设计的正确性,最后使用QuartusⅡ软件进行综合。仿真和综合的结果表明,ZUC算法的FPGA设计的数据吞吐率小于SNOW 3G算法的FPGA设计,然而前者资源开销仅为后者的1/3,并且在功耗开销方面,对于相同的数据吞吐率,前者比后者小63%。     

一种量子处理架构的仿真实现

提出了一种基于Grover算法的量子处理架构,并考虑了反馈控制对所提构架的影响,通过基于量子程序设计语言的软件模拟与基于串并行结构的FPGA硬件仿真2种不同的方法对所提架构进行了执行与模拟.结果表明:所提架构可以有效实现量子搜索算法的执行性能.同时,其硬件仿真较软件模拟具有显著优势.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

基于GPU的PCA人脸识别系统设计

针对实际人脸识别系统需要满足实时性的应用需要,探讨了在图形处理器(GPU)硬件架构基础上的基于主成分分析(PCA)人脸识别系统设计与实现.结合统一计算设备架构(CUDA)的计算平台,通过将算法中耗时长、适合并行的部分过程映射到GPU上并行执行改进系统的加速实现.实验结果表明:相对于基于CPU平台的串行实现,基于GPU的实现在整体上能够获得约5倍的加速,而两个执行并行的模块能分别获得最大20倍和30倍的加速.     

多通道并行TD-LTE小区搜索架构设计与FPGA实现

移动终端通过小区搜索完成与网络的接入工作.为了更快地完成时分长期演进 (time division long term evolution,TD-LTE)系统小区搜索过程,与传统数字信号处理(digital signal processing,DSP)串行模式对比,从速度和面积两方面综合考虑,提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的多通道并行小区搜索架构.主要工作集中在小区搜索整体方案设计和FPGA硬件实现上,在算法上对整个小区搜索算法架构进行了改进,同时根据硬件需求,利用以时钟换取速度的思想对FPGA硬件实现架构进行了优化.采用多通道并行高速乘法器进行序列相关检测和动态门限配置的方法,大大缩短了TD-LTE小区搜索的处理时间.并以Altera的EP4SGX230KF40C2 芯片作为硬件平台进行了Modelsim功能仿真、板级验证等工作.实验结果表明,该设计方案的处理速度和数据精度均满足TD-LTE 系统测试要求,性能远优于传统的DSP架构模式,可以应用到实际工程中.     

嵌入式电容层析成像系统的成像加速方法研究

为了提高嵌入式系统设计中电容层析成像(ECT)的图像重构速度,研究了一种针对进阶精简指令集机器加上现场可编程门阵列(ARM+FPGA)硬件架构的图像重构算法加速技术。针对广泛应用且鲁棒的Landweber迭代算法(ILA),首先分析算法结构,然后基于FPGA的流水线特点,改进ILA涉及的循环结构,从而达到加速的效果。同时,针对ARM+FPGA架构的特点,讨论了ARM核与FPGA核各自的任务分配方式,进一步优化了算法速度。为了验证算法的有效性,分别在使用MATLAB编程和使用提出的加速方法搭建的ZYNQ平台进行了图像重构实验,从图像重构耗时、图像相对误差和图像相关系数3个指标论证提出方法的有效性。实验结果显示,使用搭建的ZYNQ平台进行Landweber算法成像时,每个图像的运行时间比使用MATLAB编程的运行时间减少了30%～40%。该研究在保持重构精度的同时有效提升了迭代算法的速度,对于ECT系统的硬件加速具有一定适用性。     

CPU+GPU异构并行的矩阵转置算法研究

针对当前算法优化研究一般局限于单一硬件平台、很难实现在不同平台上高效运行的问题,利用图形处理器(GPU)提出了基于开放式计算语言(OpenCL)的矩阵转置并行算法.通过矩阵子块粗粒度并行、矩阵元素细粒度并行、工作项与数据的空间映射和本地存储器优化方法的应用,使矩阵转置算法在GPU计算平台上的性能提高了12倍.实验结果表明,与基于CPU的串行算法、基于开放多处理(OpenMP)并行算法和基于统一计算设备架构(CUDA)并行算法性能相比,矩阵转置并行算法在OpenCL架构下NVIDIA GPU计算平台上分别获得了12.26,2.23和1.50的加速比.该算法不仅性能高,而且实现了在不同计算平台间的性能移植.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.     

嵌入式平台下ZUC算法的侧信道频域攻击

针对嵌入式设备在执行ZUC加密运算过程中的侧信道信息泄露问题,提出了一种基于傅里叶变换的侧信道频域攻击。以嵌入式平台上的ZUC加密运算设计实现为分析目标,进行侧信道时域攻击和频域攻击的对比实验。实验结果表明,侧信道频域攻击远比时域攻击更高效,且适用于其他加密算法及多种设计平台。     

面向分组密码算法的高面积效率可重构架构

为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现.     

基于异构平台的图像中值滤波的OpenCL加速算法

图像噪声降低了图像信噪比和质量,去噪是图像处理工作的重要环节之一.本文提出了一种基于开放式计算语言(OpenCL)架构的图像中值滤波快速降噪并行算法.介绍了OpenCL体系结构特点和中值滤波处理流程.根据图形处理器(GPU)的并发结构特点,对图像中值滤波功能模块进行了并行优化,降低了算法复杂度.通过充分激活NDRange索引空间中的工作组和工作项来提高数据访问效率,优化内核工作组配置参数,实现了中值滤波器的并行处理.实验结果表明,在图像质量保持不变的情况下,与基于CPU的串行算法、基于开放多处理(OpenMP)并行算法和基于统一计算设备架构(CUDA)并行算法性能相比,图像中值滤波并行算法在OpenCL架构下NVIDIA GPU计算平台上分别获得了29.74、17.29、1.15倍的加速比.验证了算法的有效性和平台的可移植性,基本满足应用的实时性处理要求.     

基于全息RIS的太赫兹MIMO信道估计研究

基于全息通信研究的大背景,提出了可重构智能表面(RIS)的全息版本。推导出了全息RIS的光束模式,并通过分析表明,理想全息RIS的光束模式可以近似于具有更实用硬件架构的超密集RIS的光束模式;提出了一种闭环信道估计(CE)方案,是以有效估计表征全息RIS辅助的THz大规模MIMO系统的宽带信道;为了减少导频开销,利用THzMIMO信道在角域和延迟域中的双重稀疏性,引入了一种基于压缩感知的CE算法。仿真结果证明,全息RIS优于非全息RIS,提出的CE方案有效。