基于FPGA的DLMS抗窄带干扰自适应滤波器实现

针对传统LMS算法迭代结构难以并行实现的缺点,采用DLMS算法在牺牲部分收敛速度的代价下,可以获得高速的并行处理能力,非常适合于FPGA（field programmable gate array,现场可编程门阵列器件）并行实现,并且可以通过引入流水线级提高数据处理速度.对DLMS算法作出了进一步修正,并详细阐述了其FPGA实现过程,给出了改进的对称滤波器结构,分析了有限精度给算法带来的影响并最终得出最佳的精度参数.最后结果表明该方法是可行的,并且获得高达100.88Mbit/s的数据吞吐速率.     

基于FPGA的并行FIR数字滤波器硬件实现及优化

阐述了基于有限脉冲响应数字滤波器FIR的可编程逻辑器硬件实现的优化和改进方案.介绍了FIR滤波器原理及传统线性FIR滤波器的实现结构,提出了并行FIR滤波器的结构改进思路,详细地说明了各模块具体功能的实现及采用技术,最后给出了并行FIR的拓展应用方案.     

理论地震图的F-K算法的并行实现

对F-K算法进行了并行化改进,从而使其可以利用PC-Cluster或者并行计算机多节点计算的资源优势,提高计算速度.比较发现,并行后的计算速度大大提高,在计算时间较长的情况下,并行F-K算法的运算速度基本与处理器的个数成正比,为反演震源参数和地下结构提供了更为快捷的计算工具.     

用于快速传递对准的自适应联合H_∞滤波器设计

针对用于快速传递对准的集中式卡尔曼滤波器阶数高、计算负担大、鲁棒性差及对准精度低等问题,该文提出采用联合H∞滤波器进行快速传递对准。设计了联合H∞滤波器的结构和算法:该滤波器采用两级数据融合结构,含有2个与传感器相连的子滤波器和1个融合子滤波器输出信息的主滤波器,整个计算任务被分配给2个子滤波器并行完成从而减轻了计算负担。同时利用改进的Elman网络进行信息分配系数的自适应调节和子系统故障检测,以实现融合信息在各子系统中的自适应分配,并对检测出的故障子系统进行隔离。仿真结果表明:该滤波器不仅提高了系统解算速度与鲁棒性,而且使系统对准精度提高了1个数量级。     

软件无线电基于网络多DSP平台的并行算法研究

基于一种改进的软件无线电网络结构,提出了一种针对FIR滤波器的并行算法及其相应的结构,并且对这个并行系统的可实现性及有效性进行了研究.文中还将多处理器并行系统与单个处理器系统的处理结果进行了对比分析,验证了并行算法的优越性.另外,这种并行思想可以应用于软件无线电的其他功能模块.     

实数编码遗传算法的改进及并行化实现

针对实数编码的遗传算法容易掉入局部极值、收敛速度慢等缺点,提出一种改进的实数编码的遗传算法,并对其进行了基于GPU的并行化实现.通过4个典型的遗传算法性能测试函数进行测试,结果表明,改进后的算法可以有效地跳出局部极值点,并能加快算法的收敛速度;在求解复杂的高维函数时,并行化后的改进算法可以显著减少算法的运行时间.     

分组并行自适应时域均衡滤波器设计

为解决空地高速通信电台系统信道中的多径效应,本文选用时域均衡滤波器,把均衡器设计成对信道响应可调整的自适应滤波器。首先,为解决高阶自适应均衡器运算量大的问题,达到更好的抗多径效果,文中对自应滤波器进行了分组并行的处理,以资源的消耗换取均衡速率的提高,利用多速率信号处理理论,把原先集中的采样点分散到各组当中。再者,把m序列应用到递推最小二乘算法中,发挥算法收敛速度快的优势,同时尽量减少运算量,使算法能很好地应用到硬件实现当中去。最后,在性能分析上进行了改善,把均衡与Turbo纠错码级联起来,减小系统误码率,仿真结果显示改进达到预期目标,对实际空地高速通信电台系统中的均衡实现具有重要的参考价值。     

基于并行神经网络的二维FIR数字滤波器设计

通过对二维FIR线性相位滤波器的幅频响应特性的分析,提出了一种用并行神经网络算法来设计二维FIR线性相位数字滤波器的新方法,其主要思想是使幅频响应误差函数最小化.该方法避免了矩阵的求逆运算,而且因为采用了并行算法,能快速获得滤波器系数.给出了二维FIR圆对称线性相位低通数字滤波器优化设计实例.计算机仿真结果表明由该方法设计的二维数字滤波器,通带和阻带范围波动小,所需计算量非常少,稳定性强.     

一种FPGA实现的红外小目标检测算法

针对环形去最大中值滤波和帧间轨迹关联红外小目标检测算法流程与现场可编程门阵列(FPGA)并行不兼容的问题,对原有算法进行了并行化改进.主要从简化阈值计算、采用上一帧统计值进行自适应阈值分割和多帧检测循环三个方面进行了优化.在对检测性能影响较小的前提下,通过对算法结构进行优化,消除了算法中全局计算依赖,使其更适于FPGA进行算法实现.以FPGA实现优化后算法时,在80 MHz工作时钟下,处理2 800×2 800像素图像能够达到10帧/s的速度,满足大部分实时红外探测系统的要求.     

基于自适应并行遗传算法优化设计的有源滤波器

提出一种用于有源滤波器的改进自适应并行遗传算法设计.引入了两个自适应算子:其一根据进化过程实现交叉和变异概率的自动调节;其二通过设计随机个体集和健壮个体集,实现种群个体的多样性和保护适应度高的个体不被破坏.采用基于岛屿的交换模型实现多种群间信息交换,扩大了种群的规模和相应的搜索空间.给出了利用该方法设计四阶切比雪夫低通滤波器的设计结果,并与基本遗传算法进行了比较实验,结果表明该算法收敛速度快、精度高,有效地克服了早熟现象.为大规模有源滤波器设计提供了方法上的支持.     

基于SIMD技术的可重构去块滤波器结构

由于去块滤波运算数据量庞大的特点以及视频解码实时性的要求,近年来,去块滤波运算的硬件加速器已逐渐成为研究的热点。从兼顾系统的灵活性与性能的角度出发,设计了一种可重构去块滤波器。与传统的支持单一标准的去块滤波硬件加速器相比,该滤波器具有以下优点:实现了一种滤波算法可配置的滤波器结构,从而可以支持多个视频编码标准;采用了基于SIMD单指令多数据流技术,实现滤波数据全并行运算,使硬件高度规整,易于芯片布局布线;设计了1个4级可配置的流水线,重构为不同视频标准的去块滤波器,复用硬件资源,提高了硬件利用率和系统数据吞吐量。用这种架构实现了1个同时支持H.264、AVS、VP8、RealVideo 4种标准的多标准去块滤波加速器,时钟频率为200 MHz,能够用于多标准高清视频的实时滤波处理。     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

快速二维小波变换VLSI结构

提出了一种快速有效的二维小波变换超大规模集成电路(VLSI).该结构是一种4输入/4输出直接型结构,行列滤波同时运行,包含4个行滤波单元和1个列滤波单元,行滤波单元通过使用折叠结构减少硬件资源,列滤波单元在每个时钟周期,可同时处理4路行滤波的结果.整个结构无需额外的缓存,数据处理无需停顿.将之与其他类似结构进行了比较,结果表明本结构系统响应快、输出速率高,适应于高速运算等应用场合.     

JPEG2000 DWT变换器和EBCOT编码器的VLSI结构设计

为了进行符合新一代静止图像压缩标准 JPEG2 0 0 0的图像编码 IP核设计 ,提出了基于 JPEG2 0 0 0标准的离散小波变换器 (DWT)和优化截断的嵌入式分块编码器 (E-BCOT)的 VL SI结构。DWT采用的空间组合推举体制算法(SCL A)将基于 9/ 7滤波器的标准推举 (lifting)算法体制快速的运算量降低了 5 / 12。EBCOT采用的并行运算和动态内存控制 (DMC)结构 ,在保证编码速度的前提下 ,最大限度减小了片内小波系数缓存量和访问频率。这 2项设计均可以作为单独的 IP核应用在其他需要高速图像处理的领域 ,如远程监控、数码相机等。     

改进的辅助粒子多Agent系统信息融合滤波算法

为克服多Agent系统的非线性问题,提高多Agent系统对信息的协同合作能力,提出一种改进的辅助粒子信息融合滤波算法。该算法通过分析多Agent系统的结构,根据正交小波多尺度分析理论对系统内Agent的信息进行分解、重构,给出以Agent信息为重要采样密度函数的辅助粒子滤波算法,并对滤波结果进行特征融合,得到多Agent系统融合特征。将此算法应用到机动目标跟踪领域,并与传统的滤波算法进行对比,仿真结果验证了该算法的有效性。     

基于LCMV的IQRD-SMI自适应数字波束形成算法

指出QR分解采样矩阵求逆算法(QRD-SMI算法)是一种较流行的自适应数字波束形成算法,但其需要前向和后向代入才能得到自适应权向量w,从而导致其实时性和并行性能欠佳.在QRD-SMI算法的基础上,采用逆QR分解方法,提出了一种不需要前向和后向代入而能全速/并行得到实时权向量w的一种逆QR分解SMI算法(IQRD-SMI算法),给出其易于硬件并行实现的Systolic阵结构.该算法能克服QRD-SMI算法并行性和实时性欠佳的缺点,能做到真正意义上的实时并行权向量抽取.仿真结果和分析验证了该算法的有效性和实时性.     

基于分布式算法和查找表的FIR滤波器的优化设计

根据FIR滤波器的线性特性,利用分布式算法和ROM查找表对FIR滤波器进行优化设计和仿真.其结果表明提高了运算速度,缩小了硬件规模,体现了设计的优越性.     

小波阈值算法的FPGA实现

针对传统的阈值算法排序量多、消耗资源大和速度慢等缺点,提出了一种基于FPGA的快速中值选取器的设计方法.介绍了3点排序器和一种基于3×3点的中值选取器及其MATLAB仿真,针对基于3×3点的全流水并行243点中值选取器的结构利用率低,依据FPGA的硬件特点,设计了一种串并行交替的3n点中值选取器的硬件架构,阐述了快速中值选取器的硬件构架设计,对整个系统进行了仿真,并对仿真结果进行了分析说明.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.