基于IBIS模型的CMOS电路同步开关噪声的计算和优化

基于高速数字I/O缓冲器瞬态行为模型计算并优化了CMOS集成电路的同步开关噪声（SSN）,阐述了用IBIS（I/O Buffer Information Specification）数据文件构造高速数字I/O缓冲器的瞬态行为模型的推导过程,利用序列二次规划法（SQP）对CMOS电路的寄生参数和传输线的主要物理参数进行了优化分析,减小了CMOS电路的SSN。     

利用遗传算法实现CMOS组合电路静态功耗优化

面向基于标准单元的CMOS组合电路,利用输入向量控制技术,采用遗传算法作为求解手段,建立了CMOS组合电路静态功耗优化环境.在遗传算法中利用电路状态差异度作为适应度函数,求解使电路静态功耗最小的输入向量.实验结果表明,使用该方法能明显优化静态功耗,运行时间合理,不需要进行HSpice模拟,摆脱了对目标工艺的依赖.     

利用遗传算法实现CMOS组合电路静态功耗优化

面向基于标准单元的CMOS组合电路,利用输入向量控制技术,采用遗传算法作为求解手段,建立了CMOS组合电路静态功耗优化环境。在遗传算法中利用电路状态差异度作为适应度函数,求解使电路静态功耗最小的输入向量。实验结果表明,使用该方法能明显优化静态功耗,运行时间合理,不需要进行HSpice模拟,摆脱了对目标工艺的依赖。     

NMOS管交叉耦合的能量回收电路设计

对NMOS(N-metal oxide semiconductor)管交叉耦合逻辑(NMOS-transistor cross coupling logic,NCCL)的能量回收电路进行了研究,PMOS(P-metal oxide semiconductor)管作为输入管来降低纳米CMOS工艺中栅氧化层上的漏电流以减小功耗;在此基础上实现了绝热JK触发器电路.在90nm CMOS BSIM3工艺模型下,用HSPICE对NCCL反相器及其JK触发器进行了模拟分析,结果表明NCCL反相器的工作频率可达到1GHz;与ECRL(efficient charge recovery logic)反相器相比,当负载电容、时钟频率和电源电压中某一参数变化时,NCCL的功耗都出现不同程度的降低;在相同的工作条件下NCCL JK触发器的功耗约为ECRL的50%.     

一款工作于2.4 GHz频段的带有源负载的高性能双平衡有源混频器

对带有源负载的CMOS双平衡Gilbert有源混频器的1/f噪声、线性度与转换增益进行深入分析。这款采用PMOSFETs做负载的混频器工作于2.4 GHz频段。为降低混频器的1/f噪声, 利用双阱工艺中的寄生垂直NPN晶体管作为开关, 同时在PMOSFETs处并联最低噪声的分流电路作为负载。运用在PMOSFETs处的高性能运算放大器, 不仅为零中频输出提供了合适的直流偏置电压, 以避免下级电路的饱和, 并能够为混频器提供足够高的转换增益。同时, 在输入跨导(G_m)级电路中采用电容交叉耦合电路能够将转换增益进一步提高。为了增加混频器的线性度, 采用共栅放大器作为输入跨导级电路。这款混频器采用TSMC 0.18m 1-Poly 6-Metal RF CMOS工艺, 在1.5 V电源电压、3 mA的电流消耗下获得了17.78 dB的转换增益、13.24 dB的噪声因子和4.45 dBm输入三阶交调点的高性能。     

CMOS数字集成电路I/O单元设计分析

按使用时焊点(PAD)排列方式的不同,CMC)S I/O库可分为两大类:直排式(inline)和交错式(staggered).以双向输入/输出单元为例详细介绍了一般CMOS I/O单元的主要组成部分及设计分析.其主要电路组成部分包括输出电平转换,输入/输出驱动以及静电保护,在工作频率要求较高时还应设计电源噪声抑制模块.电路设计配合一定工艺的spice模型进行仿真,根据仿真结果判断设计正确与否并进行优化.     

基于功耗约束的电容交叉耦合低噪声放大器

本文在TSMC0.18μm CMOS工艺下,采用差分电路结构,通过功耗约束的噪声优化方法设计了一个2GHz下的CMOS无线射频接收模块低噪声放大器。本文使用限定功耗的噪声优化方法设计放大器的器件参数,并且在电感负反馈cascode LNA的基础上引入一对交叉耦合的电容,消除了寄生电容的影响。通过EAD工具ADS2009软件对电路进行仿真,仿真结果表明本文所设计的低噪声放大器在1.8V供电下的主要参数为23.23dB的增益、0.778dB的噪声指数及11.5mw的功率消耗。     

基于侧信道分析的硬件木马建模与优化

针对集成电路中的硬件木马问题,开展了基于侧信道分析的硬件木马电路功耗模型的设计和优化工作.在完成建模的基础上,分析了木马电路对模型参数的影响.针对木马检测中的工艺偏差噪声问题,提出了一种基于主成分分析的模型优化算法.该方法利用协方差矩阵完成数据的投影变换,从而减小工艺偏差噪声对测试的影响.经仿真验证表明建立的模型与实验得到的数据基本符合.通过对测试电路进行蒙特卡罗分析,完成了工艺偏差噪声的仿真,同时验证了模型优化算法的有效性.     

CMOS RGC低噪声跨阻放大器

光纤通信系统接收端前置放大器的性能很大程度上决定着整个光纤通信系统的性能.基于CMOS工艺,给出了一个RGC结构的,应用于2.5Gbit/s光纤通信系统的低噪声跨阻放大器的实现方式.RGC结构具有极低输入电阻特性,同时,为了减小输入等效噪声电流和提高-3dB带宽,采用了跨导增大技术和感性峰值技术.采用SMIC的0.18μm CMOS工艺的仿真结果表明该电路具有61.23dB的跨阻增益,2.09GHz的带宽,输入等效噪声电流为9.4pA/(Hz)~(1/2),电路功耗仅为16.2mW.     

用于神经信号检测的低噪声CMOS前端放大器的设计

采用斩波稳定技术设计了一款低噪声CMOS放大器.该放大器用于神经信号的检测和放大,包括调制解调器、rail-to-rail输入放大级、带通滤波器、低通滤波器和振荡器5个模块.其中,rail-to-rail输入放大级提高了电路的输入共模范围,带通滤波器减小了残余失调,整个斩波稳定系统使电路显现低噪声特性.该电路采用TSMC 0.35μm CMOS工艺进行了仿真流片设计,低频等效输入相关噪声谱密度为13.2 nV/sqrt(Hz),开环增益为100 dB,3 dB带宽10 kHz,芯片面积为980μm×450μm.仿真结果显示,基于斩波稳态技术的低噪声放大器可作为一种有效的神经信号检测的前端电路.     

基于体驱动技术的低压CMOS带隙基准电路设计

为满足低电源电压设备对精密电压基准的需求,文章设计了一款低压CMOS带隙基准电路。该电路的放大器使用体驱动技术,提高了输入电压共模范围;基准电路采用电阻分压结构,通过调节电阻之间的比值获得所需要的基准电压;并采用TSMC 0.35μm CMOS工艺模型对电路进行了仿真,电源电压工作在1 V,输出电压在550 mV左右,在-40-120℃范围内温度漂移大约为19×10-6℃。     

一种低功耗高精度电流比较器的设计

针对传统电流比较器功耗高、精度低等问题,提出了一种基于Wilson电流源的CMOS电流比较器电路.它由Wilson电流源、差分放大器和输出增益级3部分组成.由于Wilson电流源具有较好的恒流特性以及较高的输出阻抗,所以该电流比较器具有较高的比较精度和低延迟的传播特性.采用TSMC 0.18 CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,该电路具有较高的比较精度,当参考输入电流为5 nA时,电路正常工作.当输入差分电流为1μA时延迟为2.2 ns,电路的功耗在TT(typical)工艺角下为95μW.结果表明,该CMOS电流比较器具有较大的速度/功耗比,性能受工艺偏差影响较小,适用于高速、低功耗电流模集成电路.     

一种低噪声高增益CMOS混频器设计

基于TSMC 0.18μm CMOS工艺,设计了一种低噪声、高增益的混频器.通过在吉尔伯特单元中的跨导级处引入噪声抵消技术以降低混频器的噪声,并且在开关管的源级增加电流注入电路以减小本振端的偏置电流,增大电路的增益.仿真结果表明,混频器工作电压为1.8 V,直流电流为9.9 mA,在本振(LO)频率为2.39 GHz,射频(RF)频率为2.4 GHz时,混频器的增益为12.65 dB,双边带噪声系数为4.23 dB,输入三阶交调点为-3.45 dBm.     

高速低压模拟相位内插器的设计

设计了一种应用于高速时钟数据恢复电路的低压模拟相位内插器.时钟输入管和电流产生管采用隔离设计,降低了输入时钟电平变化对尾电流的影响;在输入端和输出端增加了整形电路,可有效提高相位内插器在低电压和高频工作环境下的线性度.基于TSMC 90 nm CMOS工艺进行设计,仿真结果表明,该相位内插器在1.2 V工作电压和最大90°相位差的输入时钟下,工作频率达到1.25 GHz,相位内插精度小于±10 ps,具有良好的线性度.     

基于改进的电流传送器的模拟乘法器设计

为优化四象限模拟乘法器的电路性能, 以满足现代模拟信号处理电路高频低噪的应用要求, 提出了一种新 型低压四象限模拟乘法器。 该乘法器以基于改进的电流传送器(MDDCC: Modified Differential Difference Current Conveyor)的模拟平方器为基本电路, 采用台湾积体电路制造公司的 0. 18μm CMOS 工艺的 PSPICE(Personal Simulation Program with Integrated Circuit Emphasis)计算机软件进行仿真。 仿真结果表明, 该四象限乘法器具有良 好线性, 输入电压的范围为-0.1 V ~ +0.1 V, 截止频率为451.307 MHz, 当输入电压峰值为100 mV 时, 输出噪声 电压小于150 nV。 与已有乘法器比较, 该乘法器电路具有较好的线性特性以及较高的截止频率和带宽, 输出噪声 电压有所减少, 在高频信号处理系统中性能更优。     

一种低功耗低相位噪声的压控振荡器设计

就压控振荡器设计中如何实现低功耗和低相位噪声的问题,提出了一种改进型自开关偏置设计方法,在减小尾部偏置晶体管闪烁噪声的同时,抑制了负阻管1/f噪声的变频转化,有效地改善了带内相位噪声;同时采用线性区偏置和电流复用,实现低电源电压供电和低功耗,电路采用0.18μm标准CMOS工艺实现。通过对线性度、噪声和功耗的仿真测试,结果显示了设计的正确性。     

CMOS集成电路中闩锁效应的模拟

为了预测体硅OMOS电路中闩锁效应发生的条件,本文开发了一个改进的集总参数模型,以计算闩锁的维持特性与静态触发特性;提出了一个新的扩展电阻公式以代替费时的二维数值计算。模拟结果与实验数据吻合,对6微米工艺和等比例缩小的3微米工艺CMOS电路中的闩锁效应进行了计算和比较。     

优化耦合方式的低相位噪声宽带正交压控振荡器设计

本文对传统正交压控振荡器(QVCO)耦合方式进行了改进,提出了在耦合管的源端引入相移网络的方法,从而改善了QVCO电路的相位噪声性能以及减小输出相位失配,并依此设计了一个低相位噪声,输出相位关系稳定的宽带正交压控振荡器.QVCO电路采用TSMC 0.13 μm CMOS工艺进行设计,输出频率范围为3.4～5.48 GHz,即调谐范围达46.8%.测试表明,输出频率4.2 GHz时在频偏1 MHz处,相位噪声为-120 dBc/Hz.在整个输出频率范围内电路FOM值介于179.5～185.2 dB,电路功耗为7.68～18mW.     

交叉耦合结构集成石英晶体振荡器相位噪声与稳定性研究

通过对相位噪声进行频域分析,构建Lesson噪声优化模型,优化电路参数;并分析预抑制电路的小信号模型,优化其元器件参数,研究带RC滤波器的CMOS交叉耦合结构振荡器的相位噪声和稳定性.基于NUVOTON 0.35 μm工艺,采用Cadence完成电路设计、优化与仿真,版图设计与后仿真,并最终完成流片、测试.结果表明:在电源电压为3.3 V时,该振荡器的输出信号频率为20 MHz,相位噪声分别为-135 dBc/Hz@1kHz,-156.4 dBc/Hz@10 kHz,-169.2 dBc/Hz@1MHz.当电源电压在±10%范围变化时,频率波动小于81×10-6;在工作温度-25 ℃至85 ℃范围内,频率波动小于71×10-6.     

2.5Gb/s低噪声差分交叉耦合跨阻放大器的设计与实现

本文基于UMC 0.18 μm CMOS工艺,设计了一款低噪声交叉耦合结构的跨阻放大器.该电路由优化的调节型共源共栅(RGC)结构和输出缓冲级构成,其中采用两级共源放大器作为RGC结构的辅助放大器,用于提升电路的等效跨导和带宽.此外,通过优化电路参数以及在输入端引入阶梯型无源匹配网络来进一步拓展带宽和降低电路噪声.测试结果表明,在探测器等效电容为300pF时,所设计跨阻放大器芯片的-3d B带宽为2.2GHz,跨阻增益为61.8d B?,平均等效输入噪声电流谱密度仅为9 pA/(Hz)~(1/2),成功实现了2.5Gb/s的传输速率.在1.8V电源电压下,芯片功耗为43m W,包括焊盘在内的芯片总面积为1×1mm~2.