基于SIMOX材料的可集成高压器件研究

通过增加一次高压注入, 对0.8μm SOI CMOS工艺平台进行智能电压扩展. 在SIMOX材料上设计并实现了兼容该工艺的横向高压器件, 实现了低压CMOS与高压LDMOS的单片集成. 在硅膜厚度为205nm、埋氧层厚度为375nm的SIMOX材料上, 研制出阈值电压、击穿电压分别为1.3V、38V的高压LDMOS. 此高低压兼容SOI技术可将高低压器件单片集成, 节约了芯片成本, 提高了可靠性.     

一种低电压、低功耗CMOS基准电压源的设计

本文设计了一种低电压、低功耗、高电源抑制比CMOS基准电压源。该电路基于工作在亚阈值区的MOS管,利用PTAT电流源与微功耗运算放大器构成负反馈系统以提高电源电压抑制比。SPICE仿真显示,在1V的电源电压下,输出基准电压为609mV,温度系数为72ppm/℃,静态工作电流仅为1.23μA。在1-5V的电源电压变化范围内,电压灵敏度为130μV/V,低频电源电压抑制比为74dB。该电路为全CMOS电路,不需要用到寄生PNP三极管,具有良好的CMOS工艺兼容性。     

低电压、低功耗CMOS基准电压源的设计

为了有效降低模拟集成电路的功耗,提高工艺兼容性,文中提出了一种全CMOS结构的低电压、低功耗基准电压源的设计方法.该方法基于工作在亚阈值区的MOS管,利用PTAT电流源与微功耗运算放大器构成负反馈系统以提高电源电压抑制比.仿真结果表明:在1.0V的电源电压下,输出基准电压为609.mV,温度系数为46×10-6/K,静态工作电流仅为1.23μA;在1.0～5.0V的电源电压变化范围内,电压灵敏度为130μV/V,低频电源电压抑制比为74.0dB.由于使用了无寄生双极型晶体管的全CMOS结构,该电路具有良好的CMOS工艺兼容性.     

高精度轨对轨CMOS峰值检测电路设计

介绍了一种高精度轨对轨CMOS峰值检测电路设计。基于信号“先缩小后放大”,在MOS采样开关管控制下电源对存储电容充电,该电路实现了轨对轨峰值检测,降低了检测电路的工作电流,提高了MOS开关管的速度和峰值检测的精度。该电路设计基于CSMC 0.5 um CMOS工艺,采用了5 V单电源,检测精度小于1 mV ,检测电压范围为0～Vdd ,整个检测电路的静态电流消耗为2 mA,正常工作频率为0.1 HZ～10 KHz。     

基于CMOS准浮栅技术的超低压模拟集成电路

基于多输入浮栅MOS晶体管的分析,系统研究准浮栅MOS晶体管的工作原理、电气特性及等效电路,计总结其用于超低电压模拟电路设计的优势。基于CMOS准浮栅技术,提出了0．8V两级运算放大器和1V 2．4 GHz Gilbert混频器电路,并采用TSMC 0．25 μm 2P5MC MOS工艺的Bsim3V3模型完成了特性仿真,仿真结果显示了准浮栅技术用于超低电压模拟电路设计的优势。     

PDP选址驱动芯片高压管设计

PDP选址驱动芯片实现低压控制高压输出，其中高压管的设计是关键，文中提出了能与低压CMOS工艺相兼容的高压管HV—CMOS结构及其中的高低压转换电路，采用TSUPREM-4与MEDICI软件对其击穿特性进行了相应的模拟分析；通过对已流水的芯片中的高压管进行分析验证看出该结构击穿电压大于80V，工作电流大于40mA。     

快速数字电平转换电路IP核设计

基于IP核的技术设计了一种快速数字电平转换电路.采用电压-电流-电压的方式实现不同电压域的电平转换,引入单稳态延时电路和快慢速通道提高电平转换速度和降低静态功耗,并给出了与标准CMOS工艺兼容的扩展漏极高压MOS管的优化设计.仿真结果表明:在将-5～ 5V电压域的数字电平转换成0～ 12V的电压域时,其延时可低于10ns.     

用于偏置电路的低纹波电荷泵设计（英文）

提出了一种低电压CMOS工艺下用于偏置电路中的低漏电流电荷泵电路设计.漏电是输出纹波的主要来源,引入两个不同频率的时钟,通过控制电荷转移器件的开关交替动作来抑制反向漏电流.与传统设计相比,在每级电荷泵单元中增加了两个额外的MOS管,用于维持电荷泵单元中每个晶体管的衬底电位.详细分析了时钟和寄生所引入的非理想效应,并在0.35 μm工艺下设计了一款电荷泵电路.仿真结果表明,所提出的9级电荷泵在1.4 V电源电压下能够实现13.4 V直流输出和0.17 mV纹波电压.这种电荷泵结构具有更好的噪声性能,可用于给传感器电路提供稳定的电压偏置.     

650V高压型超结结构MOSFET器件设计与性能研究

功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)作为绝缘栅控制的开关型器件,因其功率大,驱动简单,应用越来越广泛。采用深槽刻蚀填充技术设计的650 V高压型超结结构MOSFET器件,主要应用于汽车充电桩等电源管理,力求在保持参数不变的前提下,优化导通电阻。通过工艺仿真技术测试功率MOSFET器件的性能,研究了槽偏移距离以及掺杂浓度对导通电阻和击穿电压的关系。结果表明,槽偏移会导致超结部分的电荷不平衡,槽偏移不论正负,只要是在同一水平位置,那么两者的总电荷数就是不同的。在柱宽不变的情况下,随着浓度的增加,其击穿电压和导通电阻都缓慢下降,并且导通电阻随着掺杂浓度的提高而降低。本研究对半导体领域器件设计优化和提升具有一定的参考意义。     

光敏BJMOSFET的物理模型及数值模拟

基于SOI薄膜,提出一种引入P^＋N注入结的光敏BJMOSFET（Bipolar Junction Metal—Oxide—Semiconductor Field Effect Transistor）结构．在此光敏器件中,栅电压使薄膜耗尽但不反型,光生载流子的复合可以忽略．根据基本的半导体方程,建立该器件的物理模型．数值模拟结果显示：在光敏BJMOSFET中,光生电子和空穴都参与导电,和传统的MOS管相比具有较高的灵敏度．此外,它能消除CMOS工艺下PN结大的暗电流,完全与CMOS工艺兼容．     

一种极低功耗CMOS运算放大器设计

提出了1种两级结构极低功耗CMOS共源共栅运算放大器,电路采用了体驱动技术,其主要MOS管工作在亚阈值状态.采用SMIC 0.18μm CMOS工艺进行设计,Spectre仿真结果表明,电路稳定工作电压可低至0.5 V,工作电流小于0.2μA,功耗小于0.1μW,开环增益为90.3 d B,单位增益带宽为3.2 k Hz.     

一种CMOS基准电压源的设计

设计了一种基于CMOS工艺的带隙基准电压源。该基准电压源采用MOS管电流镜技术补偿其输出电压所经过的三极管的基极电流,采用共源共栅电流源作为负载,具有结构简单、低温漂、高电源抑制比特性。仿真结果表明,在VDD=5 V时,该电路具有6.5×10-6V/℃的温度特性和52 dB的电源抑制比。经流片测试,其性能良好,已应用到光通信用跨阻放大器中。     

高温6H-SiC CMOS运算放大器的设计

目的设计可工作在高温下的6H-SiC CMOS运算放大器。方法该电路基于标准的PMOS输入两级运放而成,考虑泄漏电流匹配添加Dcomp二极管。利用零温度系数理论和泄漏电流匹配的原则对电路管子的尺寸进行确定。通过求解SiMOS管和6H-SiC MOS管零温度系数点来稳定偏置电路。结果利用Hspice进行仿真,当温度从300K变化到600K时,SiC运放的增益和相位裕度的变化率分别为2.5%和3.3%,而Si电路的增益从300K的64dB降到600K的-80dB。由于SiC MOS器件沟道迁移率低导致器件的跨导低于相同尺寸下的Si器件,所以其开环增益也小于相同结构和尺寸的Si OPAMP。结论此电路可以在高温下稳定工作,但是单管的性能较Si单管差。     

钛酸钡系正特性热敏电阻的制备技巧

本文提出了生产钛酸钡系正温度系数热敏电阻的简化工艺.这套工艺比传统工艺少四或五道工序,生产周期缩短三天左右.本工艺生产的开关型热敏电阻平均晶粒只有3μm～4μm,电阻上升比大于10~6,电阻温度系数大于21%/℃,回复时间小于60s,器件功耗小于1.7W,耐电压高于AC800V/2.5mm.     

外层型人工视网膜中CMOS感应无线电能接收电路

针对外层型人工视网膜电路对感应无线电能的需求特性,提出了一种适用于外层型人工视网膜的CMOS感应无线电能接收电路。主要实现方法是用CMOS整流器输出作为稳压电路和自偏置电路的电源,而自偏置电路为输出稳压电路提供与电源无关的偏置。采用Cadence 工具和Chartered 0.35 μm CMOS工艺器件模型进行设计,用外层型人工视网膜中的振荡电路阵列作负载,仿真结果表明该外层型人工视网膜中的CMOS感应无线电能接收电路能提供稳定的3.3 V电压输出和大于1 mA的电流负载能力,其版图面积为62 μm×195 μm。     

110V体硅LDMOS器件研究

利用SILVACO TCAD工艺仿真和器件仿真软件研究了110V体硅LDMOS器件的几个重要参数对器件耐压特性的影响,研究结果表明,漂移区剂量存在一个最优值,过大将导致漂移区难以耗尽而使得沟道与漂移区边界发生击穿,而过小则导致漂移区迅速耗尽而在漏端表面发生击穿;衬底浓度低对提高开态击穿电压有一定效果,但低浓度衬底难以在CMOS工艺中使用;场氧与P阱和漂移区的PN结界面距离在零或者略大于零时器件耐压性有最优值;栅极板长度存在最优值,栅极板过长或过短都将使得器件的击穿电压有所降低。     

高压DC-DC控制器高效功率管驱动电路研究

针对高压降压DC-DC(直流转直流转换器)输入电压范围宽的特点,设计了驱动电路通过钳位电路设定高压的驱动电压,同时通过源极跟随提供驱动功率管开启的驱动电流.电路集成于一款40 V 0.18μm BCD(双极型晶体管、互补金属氧化物半导体和双扩散金属氧化物半导体)工艺的高压降压DC-DC控制器芯片中,测试结果表明:在200 kHz开关频率下空载功耗为4 mA;驱动功率管开启电压最高为14 V,当输入电压小于14 V时能够提供接近输入电压的驱动压差;PMOS(P型金属氧化物半导体)功率管栅极电压驱动速率在40 V/μs以上,NMOS(N型金属氧化物半导体)功率管栅极电压驱动速率在60 V/μs以上.驱动电路具有高驱动速度和高驱动电压差,以降低开关损耗及导通损耗.     

基于0013μm工艺的低于1V带隙基准电压源设计

采用GSMC 0.13 μm CMOS工艺设计了一种适合于SOC的低压高精度带隙基准电压源.仿真结果表明.该电路可以在0.9～1.5 V电源电压下工作,输出的基准电压可以稳定在约0.708 V,温度在0～60℃之间时.温度系数不超过44 ppm/K,电源抑制比为66 dB,最大功耗小于0.5 μW.基于GSMC0.13 μmlP8M CMOS工艺几何设计规则实现了其版图.版图面积约为0.2 min×0.15 mm.     

基于0.13μm工艺的低于1V带隙基准电压源设计

采用GSMC 0.13 μm CMOS工艺设计了一种适合于SOC的低压高精度带隙基准电压源.仿真结果表明.该电路可以在0.9～1.5 V电源电压下工作,输出的基准电压可以稳定在约0.708 V,温度在0～60℃之间时.温度系数不超过44 ppm/K,电源抑制比为66 dB,最大功耗小于0.5 μW.基于GSMC0.13 μmlP8M CMOS工艺几何设计规则实现了其版图.版图面积约为0.2 min×0.15 mm.     

一种片上低触发电压高耐压NMOS ESD防护结构设计

设计了一种触发电压低于10 V,HBM耐压超过4kV的低触发、高耐压NMOS ESD防护结构.通过带钳位的栅耦合RC网络来适当抬升ESD泄放管栅压与衬底电压.在提高泄放能力与降低触发电压的同时,依然保持了较高的二次击穿电流It,从而增强了MOS防护结构在深亚微米CMOS电路中的ESD防护能力.该结构最终在CSMC HJ018工艺流片,并通过TLP测试平台测得触发电压低于10V,二次击穿电流3.5A,达到设计要求.