上下文相关算术编码的VLSI结构设计

由于上下文相关算术编码(CAE)方法的良好压缩特性，使其适用于二值形状视频对象的编码．然而CAE配编码所消耗的运算资源较大，不能满足实时视频编码的要求．为了有效减少数据载入次数，提出一种高效的上下文相关算术编码(CAE)的VISI结构．采用延迟线结构保存输入像素，使其在以后的处理中重复利用．实验结果表明，采用这种结构，有效减少了存储器的访问次数，在计算概率索引时，避免了加法操作，从而达到了利用较少的门电路实现高效编码的设计目标．     

AVS 中熵编码算法的研究与实现

AVS+(audio and video coding standard of china)是2012年颁发的新一代视频编码标准。CAVLC(基于上下文的自适应变长编码)和CABAC(基于上下文的自适应二进制算术编码)是该标准在熵编码部分采用的两种算法,相关领域对其研究甚少。分别介绍这两种算法的原理,并将其用C语言在x AVS中实现,最后通过实验对两种算法深入分析与测试。结果表明,CABAC算法复杂度较CAVLC稍有增加,但其获得的PSNR提高0.37 d B,码率降低11.4%,即编码压缩效果好,图像失真小,这种优势在低码率情况下尤其明显。综合两种算法利弊来看,CABAC算法的应用性和发展前景更广。     

HEVC帧内率失真优化预测模式的并行流水线硬件设计

近年来，随着人们对视频数据需求的不断增加，视频的分辨率和帧率也在不断地提高，而实时视频序列的压缩编码速度往往受到帧率和分辨率的影响，分辨率和帧率越大，编码所需要的时间越长。为了实现更高分辨率和更高帧率的视频序列实时压缩编码，文中设计了一种新的帧内率失真优化预测模式的并行流水线硬件架构，该架构支持最大64×64编码树单元的帧内预测编码。首先设计了9路预测模式并行方案；然后，按照Z型扫描顺序实现以4×4块为基本处理单元的流水线硬件架构，并复用32×32预测单元的预测数据，用以代替64×64预测单元的预测数据，减少运算量；最后，基于该流水线架构，提出了一种新的哈达玛变换电路，用以实现高效的流水线处理。实验结果表明：在Altera Arria 10系列的现场可编程门阵列上，该9路模式并行架构仅占用75 kb的查找表和55 kb的寄存器资源，主频可以达到207 MHz，完成一个64×64编码树单元的预测仅需要4 096个时钟周期，最大能够支持1 080 P分辨率99 f/s全I帧的实时编码；与已有设计方案相比，文中方案能够用更小的电路面积实现更高帧率的1 080 P实时视频编码。     

一种结合H.264/AVC CABAC熵编码器特征的视频选择性内容加密算法

为了对数字视频内容进行快速高效加密,提出了一种新的选择性内容加密算法.在H.264/AVC的场景自适应算术编码（CABAC）熵编码器的“二进制算术编码”阶段引入伪随机化.通过CABAC熵编码器的M编码器,自身完成视频数据单元的加密操作,无需额外的加密模块.实验表明：新算法不会降低CABAC熵编码器的压缩效率,加密后的视频码流有效地隐藏了源视频的可视信息.     

H.264/ACV标准中的熵编码技术研究

H.264/ACV标准压缩系统由视频编码层（VCL）和网络适配层（NAL）两部分组成。在视频编码层VCL中的熵编码（entropy coding）技术采用基于内容的自适应变长编码CAVLC与—致变字长变码UVLC相结合的编码和基于内容的自适应二进制算术编码CABAC。自适应的算术编码可以使编码器自适应采用动态的符号概率统计,因此可以利用已编码符号的概率统计使算术编码更好地适应当前符号的概率,从而提高编码效率。     

基于熵编码CABAC的信源信道联合解码器

H.264的熵编码都采用基于上下文自适应二进制算术编码（CABAC）,能达到较高的压缩性能,但对信道误码非常敏感.文中提出了一种基于CABAC的算数码变长码联合解码算法,联合信源信道算数码解码之后的信息作为变长码的输入信息,再通过变长码格状图搜索获得最佳的符号序列.同时,在算数码解码部分可以利用变长码的码字结构信息来删除无效搜索路径,提高解码性能.仿真实验表明,该联合迭代解码算法明显优于传统的分离解码器.     

高性能的图像无损压缩知识产权核设计

为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1 472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。     

一种新的基于FPGA的HEVC帧内预测硬件结构

在保证视频编码性能的前提下,为降低硬件实现复杂度、减少硬件资源、提高硬件的处理速度,提出一种新的基于现场可编程门阵列(FPGA)的高效视频编码标准(HEVC)帧内预测硬件结构.设计的硬件结构可以支持64×64到4×4的块大小以及所有的模式预测,而且经过实验,实现一个完整的64×64大小的编码树单元(CTU)的编码过程需要3.3×10~4左右的周期数,主频能够达到160 MHz.     

JPEG2000中的二进制算术编码及其DSP实现

算术编码作为一种高效的数据编码方法在图像压缩中有广泛的应用。介绍了国际静态图像压缩新标准JPEG2000中的自适应二进制算术编码技术。算术编码的工程实现需要高性能信号处理器的支持，研究了在TMS320VC5402上实现二进制算术编码的快速算法及优化汇编程序金计，证明了其硬件算法的实用性和高效率。该技术可实现对图像压缩编码，在其他数据压缩领域也可以直接利用。     

嵌入式网络视频系统中MPEG4编码模块设计

文章描述了嵌入式网络视频系统MPEG4视频服务器的结构，阐述了MPEG4视频编码模块的原理以及硬件和软件系统，最后详细说明了MPEG4硬件编码板的驱动设计和实现．