基于等分节点法的时延驱动布局算法

提出了一个新的基于等分节点法的时延驱动布局算法．该算法基于对电路时延图的拓扑结构分析,将优化关键路径时延的问题转换成优化关键路径上单元位置的问题,通过建立优化位置单元的队列链表,采用一种新的等分节点法有效地寻找路径上单元的目标位置,从而优化路径上的线网长度,最终达到优化最长路径时延的目的．另外,启发式迭代优化方法很好地统一了以线长优化和路径时延优化为目标的布局算法．对MCNC标准单元测试电路中组合和时序电路的实验结果显示,电路经过时延驱动优化布局后的最大路径时延最多减少了31%．     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

一种基于时延和功耗双重优化目标的布局算法

针对标准单元模式的超大规模集成电路布局问题,提出一种新的基于时延和功耗双重优化目标的布局算法.在以优化时延为目标函数的布局结果基础上,进一步降低芯片的功耗特性,并通过算法设计较好地解决了两者优化方向的一致性.通过标准单元测试电路的实验结果表明,该算法在时延及功耗优化方面综合性能良好.     

基于电热模拟的电迁移可靠性诊断及时钟完整性分析

为诊断大规模集成电路设计过程中电迁移可靠性及分析时钟信号完整性,开发一种用于集成电路片上时钟信号模拟软件Etsim3。该模拟软件考虑了集成电路自热效应,通过电热耦合模拟以及金属连线温度分布解析模型获得更准确的集成电路芯片表面以及各金属连线网络上的温度分布。模拟结果表明,考虑集成电路自热效应前后,电迁移诊断以及时钟信号完整性分析结果都有了较大程度上的改变,Etsim3可以得到更为精确的分析以及诊断结果。     

求解VLSI不可二划分布图规划问题的混合遗传算法

超大规模集成电路(VLSI)布图规划是VLSI物理设计的关键环节之一,对集成电路的芯片面积、线长等性能指标有重大影响.基于B*-tree的结构表示,结合遗传算法的思想,提出一种用于解决VLSI不可二划分布图规划问题的混合遗传算法,并用MCNC标准测试例子对所设计的算法进行测试,证明该算法的有效性.     

一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16 蛇形扫描寄存器阵列, 8×8 PE阵列,4×4 SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上,相对于宏块级的VBSME结构,通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术,主要的数据通道宽度缩减到25%, 硬件代价缩减到37％,关键路径延时由9.8?ns减少到8.2?ns,功耗约降低了50.3％。     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

软件定义网络多控制器部署优化方法

目前软件定义网络（software defined network,SDN）多控制器管理的研究重点和难点在于多控制器部署,合适的控制器数目和合理的部署位置能够实现低延迟和高可靠性的折中。在网络拓扑图上将部署位置问题简化并形式化,定义了可靠性和延迟指标,设计了多控制器部署位置求解算法（multi-controller placement location algorithm,MCP）。MCP通过遗传算法将网络划分为多个子网,并在每个子网中放置一个控制器,以最大化网络可靠性和最小化路径延迟为目标,通过模拟退火算法确定控制器在每个子网中的位置,经对比实验验证了MCP生成的部署位置方案在可靠性和延迟上的性能优势。以可靠性和延迟为评估指标,基于MCP测试了各种网络规模的最合适控制器数目,并分析得出最合适控制器数目与网络规模之间的统计规律。     

Buffer and Wiresizing Optimization under the Distributed RLC Model with Crosstalk Constraint

In this paper, we study the interconnect buffer and wiresizing optimization problem under a distributed RLC model to optimize not just area and delay, but also crosstalk for RLC circuit with non-monotone signal response. We present a new multiobjective genetic algorithm（MOGA） which uses a single objective sorting（SOS） method for constructing the non-dominated set to solve this multi-objective interconnect optimization problem. The MOGA/SOS optimal algorithm provides a smooth trade-off among signal delay, wave form, and routing area. Furthermore, we use a new method to calculate the lower bound of crosstalk. Extensive experimental results show that our algorithm is scalable with problem size. Furthermore, compared to the solution based on an Elmore delay model, our solution reduces the total routing area by up to 30%, the delay to the critical sinks by up to 25%, while further improving crosstalk up to 25.73% on average.     

Fast wire segmenting algorithm considering layout density and signal integrity

A k-shortest path based algorithm considering layout density and signal integrity for good buffer candidate locations is proposed in this paper. Theoretical results for computing the maximal distance between buffers are derived under the timing, noise and slew rate constraints. By modifying the traditional uniform wire segmenting strategy and considering the impact of tile size on density penalty function, this work proposes k-shortest path algorithm to find the buffer insertion candidate locations. The experiments show that the buffers inserted can significantly optimize the design density, alleviate signal degradation, save the number of buffers inserted and the overall run time.     

考虑传输线效应的时钟线网动态功耗模型

针对传递时钟信号的树型互连线网,提出了一种考虑传输线效应的动态功耗模型。在该模型中,时钟线网的每个分支互连线都采用了传输线模型,其系统输入导纳函数的计算采用了基于傅里叶级数分析的快速迭代算法。在此迭代算法基础上,根据帕斯瓦尔定理,该模型用有限阶傅里叶级数项逼近时钟线网的动态功耗。模型的精度随所取项数的增加而增加,模型的时间复杂度与项数以及时钟线网的分支数成正比。实验表明,有5项傅里叶级数逼近的模型误差小于5%,效率远高于集成电路仿真程序（SPICE）。     

布局中的布线拥挤度估计及其优化

针对版图设计阶段越来越严重的布线拥挤问题,提出了一种有效降低布线拥挤度的标准单元布局算法.它是在高质量线长优化布局之后对布线拥挤度进行单独优化.该算法使用一种新的改进的布线模型对芯片的布线情况进行估计,采用以线网为中心移动的优化方法解决局部区域内的布线拥挤问题.实验结果表明,该算法在使线网总长略微增加的同时使芯片的布线拥挤度问题得到了很好的解决.     

面向序列密码的非线性反馈移位寄存器可重构并行化设计

摘要：
基于序列密码的非线性反馈移位寄存器,将可重构技术与并行化处理相融合,提出了一种非线性反馈移位寄存器的可重构并行化架构.结果表明：可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器;并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新;在0.18 μm的互补金属氧化物半导体（CMOS）工艺中,其核心工作频率能够达到172 MHz,针对256级的线性反馈移位寄存器,当并行度选取为32时,其吞吐率能够达到5.5 Gb/s. 关键词：
序列密码; 非线性反馈移位寄存器; 可重构; 并行化 中图分类号： TN 492
文献标志码： A     

MIPS千兆网闸系统实现及其信号完整性设计

描述了网闸技术原理和实际采用的技术路线，提供了一套千兆网闸的架构设计方案及其隔离设备的设计方法．给出了基于仿真分析的印刷线路板（PCB）信号完整性设计方法，通过对重要时钟信号网络两次布线前的仿真分析，调整了时钟芯片及其他接收芯片的布局，保证了整个系统的强壮性．而且系统的精确度和稳定性得到了改善，并以其优良的性能使之成为新一代网络安全控制模块有价值的候选者．     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

手持设备中图形加速引擎BitBLT的设计

在讨论手持设备中图形加速引擎BitBLT的功能、结构、电路实现的基础上,重点阐述了实现设计中总线宽度、多时钟设计、显示存储器仲裁逻辑、颜色扩展的实现等关键问题,通过对速度、功耗和面积等因素的优化处理和折衷考虑完成了图形加速引擎BitBLT设计,并给出了逻辑仿真及FPGA验证的结果．该设计采用流水线处理结构,能达到非常快的处理速度,数据处理速率可达到1 byte/时钟,同时进行了功耗优化．     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

Design and Tool Flow of a Reconfigurable Asynchronous Neural Network Accelerator

Convolutional Neural Networks(CNNs) are widely used in computer vision, natural language processing,and so on, which generally require low power and high efficiency in real applications. Thus, energy efficiency has become a critical indicator of CNN accelerators. Considering that asynchronous circuits have the advantages of low power consumption, high speed, and no clock distribution problems, we design and implement an energy-efficient asynchronous CNN accelerator with a 65 nm Complementary Metal Oxide Semiconductor(CMOS) process. Given the absence of a commercial design tool flow for asynchronous circuits, we develop a novel design flow to implement Click-based asynchronous bundled data circuits efficiently to mask layout with conventional Electronic Design Automation(EDA) tools. We also introduce an adaptive delay matching method and perform accurate static timing analysis for the circuits to ensure correct timing. The accelerator for handwriting recognition network(LeNet-5 model)is implemented. Silicon test results show that the asynchronous accelerator has 30% less power in computing array than the synchronous one and that the energy efficiency of the asynchronous accelerator achieves 1.538 TOPS/W,which is 12% higher than that of the synchronous chip.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构.由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义.本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计.实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求.