一种基于FPGA的DES加密算法实现

讨论了一种基于现场可编程门阵列(FPGA)的数据加密标准算法实现.采取资源优先方案,在轮函数内部设置3级流水线,提高了整体处理速度;在FPGA上实现密钥轮函数和密钥变换函数,减少了相邻流水线级间的逻辑复杂度;采用ROM实现了S盒的变换功能,减少了程序对编译器的依赖性.本方法代码效率高,占用系统资源少,极大地提高了算法的整体性能,其设计已经在Xilinx XC2S100e芯片上得到了实现.     

用于物联网的可重构的祖冲之密码算法的硬件设计

针对应用在资源有限的物联网中的祖冲之(ZUC)256密码算法,本文介绍了一种资源优化的ZUC-256密码算法的硬件实现方案,设计了面向资源优化的循环型ZUC-256密码算法的硬件架构和基于块随机存取存储器(BRAM)的可重构S盒(S-box)单元,从而有效地降低了资源消耗。硬件方案在现场可编程逻辑门阵列(FPGA)上进行了硬件验证,结果表明本文资源优化的循环架构中的各个硬件开销相比已有的方案有明显的降低。     

FPGA的Linux口令密码高速破解模型设计

为了提高linux口令密码的破解速度,提出了基于数据流的破解核设计思想。对linux核心破解模块MD5核算法结构进行深入分析,设计了3种破解模型,并对其ALMs资源消耗和处理速度进行理论分析。在全流水线结构下,按照基于数据流的设计思想,设计linux破解核,实现linux口令密码的高速破解。实验结果表明：在EP3SE50F484C4的FPGA芯片上破解linux口令,其破解速度达到24.95×104个/s。在全流水线架构下,基于数据流的设计思想使得流水线上的所有数据块处于高效工作状态,Linux破解速度大幅提高。     

用混沌映射的图像加密算法实现FPGA

为了解决数据信息量大的多媒体加密系统软件不能满足实时性要求这一问题,提出了一种适宜于硬件加密的基于Kolmogorov 混沌映射的图像加密算法--MASK(mix add Sbox kolmogorov),并将整个算法在Cyclone EP1C6 FPGA(field programmable gate array)上实现.该算法由4个基本变换组成,M变换、A变换、S盒变换和K映射变换,分别具有扩散、加密钥、非线性和置乱的效果.随后就整个算法安全性在相邻象素的相关性、UACI和密钥空间等方面进行了讨论,并统计得到算法的硬件实现的资源占用率较低.实验结果说明该系统具有安全性高、加密速度快、硬件资源消耗小等优点,适用于低端FPGA硬件的开发.     

基于FPGA的SMS4密码算法的高速实现

在传统的SMS4密码算法中,加解密算法和密钥扩展算法都是采用32轮非线性迭代结构,笔者提出了一种流水线结构实现SMS4加解密算法,但是32个轮密钥只能通过迭代产生。在FPGA实现上,此方法牺牲了一定的面积,但速度却有显著提高。最后还对两种方法作了比较,通过时间的对比可以发现流水线方法确实能获得更快的加解密速度。     

基于多GPU的三维Kirchhoff积分法体偏移

提出3种策略挖掘三维Kirchhoff积分法体偏移在众核GPU(图形处理器)上的并行性.首先,使用数据传输线程和GPU计算线程构造流水线并行框架,基于此框架直接实现异步输入输出(I/O)以减少GPU和网络存储之间数据传输所需的时间;其次,使用GPU的线程满载策略以使指令吞吐量最大化;最后,应用纹理缓存和常量缓存来减少片外存储器访问,并使用固定功能单元计算超越函数.实验结果表明:相比于IntelXeon E5430CPU上的算法串行版本,在nVidia Tesla C1060GPU上的优化算法实现了约20倍的加速比.比较了算法在3种不同GPU架构上的性能,并给出了CPU与GPU结果在0.5×10-4误差限下仅0.3×10-5的浮点数绝对误差.     

分组密码算法的快速认证模式研究与设计

CBC-MAC模式速度较慢.本文提出了分组密码算法的2种快速认证模式:一种为基于双重分组的串行认证模式(KCBC),另一种为适合于硬件的基于密钥计数的并行认证模式(KCTR-MAC).KCBC模式的速度约为CBC-MAC模式的2～3倍;KCTR-MAC模式同并行认证模式PMAC相比,安全性显著改善.KCBC或KCTR-MAC认证模式和CTR(计数器)加密模式结合可构成分组密码算法的新工作模式.新工作模式同标准模式CCM(CTR with CBC-MAC)相比,有明显的速度优势,其综合性能优于CCM.     

彩虹表密码分析算法的图形处理器优化设计与实现

设计了一种在图形处理器(GPU)上的彩虹表密钥分析算法.结合GPU单指令多线程的特点改进了Oechslin的彩虹表算法,将预处理中彩虹链的计算分别映射到GPU的单个线程,并利用预计算链提高了在线分析的效率.所使用的硬件平台GPU Tesla C1060 相对于CPU Core2 Duo 2.8 GHz,在运行速度方面,预处理提高了41.2倍(每秒110×106次DES加密),在线分析提高了3.52倍.在此系统上用1.3 GB的磁盘空间,平均2.73 s的在线分析时间以及46%的概率,成功获得了加密选择明文的40 bit DES密钥.     

一种新的数字混沌密码序列及其性能分析

为产生数字混沌密码序列,提出了一种新的数字混沌密码序列的设计与生成方法,基于连续混沌系统的直接离散量化和现场可编程门阵列(field programmable gate array,FPGA)技术,密钥参数为初始条件和混沌系统的参数值,其密钥空间大,既可同时产生多路密码序列,又可产生大量不同密钥的密码.基于FPGA产生的混沌密码序列尤其能够有效避免模拟电路所带来的参数失配问题.该混沌密码序列发生器通过了基本的美国国家标准技术研究院(national institute of standard and technology,NIST)测试,可应用于基于软硬件的扩频通信和信息加密.     

一种基于SOCKS 5的Web安全代理技术

综合公钥密码算法(RSA)和数据加密标准(DES)的优势,用DES方法加密待传送的Web数据,使用RSA方法对DES密钥进行加密,提出一种基于SOCKS 5的,RSA和DES相结合的Web安全代理方案.通过性能测试和安全性分析表明,使用RSA传递DES密钥可保证DES每次加密都使用新的密钥,杜绝黑客通过分析明文/密文获得密钥,从而能防御网络数据包被恶意截取后造成泄密,安全代理既保证Web数据的加密速度,又保证DES密钥的安全性和可管理性.     

基于故障注入的硬件木马设计与差分分析

基于差分故障分析原理,提出一种实现密码芯片密钥泄漏的新型硬件木马设计.利用随机状态值实现激活电路,利用单个异或门(XOR)实现故障注入,构建基于故障信息的差分分析模型.以数据加密标准(data encryption standard,DES)密码算法为攻击目标,以SASEBO旁路攻击标准评估板作为硬件实现平台,设计并实现了极小化的泄漏型硬件木马电路,其逻辑测试空间超过2117,且仅需5个寄存器和8个LUT.采用差分分析方法,对两组故障信息进行分析,经过171.68s成功破解密钥.     

基于安全证书的PKI解决方案

通过对PKI密码技术的各种证书组成的证书链漏洞进行密码分析,公开了黑客可能针对PKI密码技术安全漏洞实施攻击的具体方法。同时,针对PKI密码技术漏洞也提出了一种基于安全证书的PKI解决方案,即采用加密卡(或加密机)硬件设备和组合密钥技术,将CA认证中心的各种CA证书分别加密成密文存储,或以明文形式存储在加密芯片里,保证各种CA认证中心的安全协议在加密芯片里实现,从而建立基于安全加密"芯片级"的PKI安全协议。     

基于多维动态S盒和LFSR的分组密码算法

提出一种基于多维动态S盒混淆替换和n级联动线性反馈移位寄存器(LFSR)的分组密码算法.首先,通过矩阵变换初步将明文扰乱,进而进行多维动态S盒混淆替换,以此增强密文的非线性安全度;然后,通过列混淆函数进行组字节位循环移位,增强密文的扩散性;最后,使用n级联动线性反馈移位寄存器组生成动态密钥,增强每一轮迭代时的密钥随机性,使算法具有密码分组链接模式.性能分析结果表明:相对于AES算法和DES算法,本算法在增强安全性的同时对算法加解密速度影响较小.相关系数检验和差分分析实验进一步证明了算法可有效抵抗线性密码分析攻击和差分分析攻击等目前主流的密码算法攻击手段.     

一种面积优化的ZUC算法的硬件架构

针对祖冲之(ZUC)算法在资源受限的嵌入式场景中的应用,本文提出了一种面积优化的ZUC算法的硬件架构,该架构设计了基于复合域的S盒和基于超前进位加法器的模(231-1)加法单元,从而在基本保持关键路径延时的基础上有效降低了硬件开销.对所提出的ZUC算法架构分别在Virtex-5FPGA平台和TSMC90nm工艺下综合,...     

一种资源优化的祖冲之算法的硬件实现方法

祖冲之(ZUC)算法是我国自主设计的流密码算法,该算法在2011年12月被3GPP LTE采纳为国际加密标准,即第四代移动通信加密标准。目前,基于祖冲之算法的FPGA设计在国内外引起了广泛的关注。本文在实现祖冲之加/解密系统的基础上,提出了一种资源优化的祖冲之算法的硬件实现方法。该方法优化了原祖冲之算法中对S盒进行并行寻址的逻辑,采用分时复用的寻址逻辑。经过仿真与综合,结果表明本文提出的方法大幅降低了系统的资源开销,当复用的寻址逻辑最多时,系统的资源开销可以降低45%。     

基于改进AES的一次一密加密算法的实现

AES(advanced encryption standard)加密算法在分组密码领域一直有着不俗的表现,但是传统AES算法具有S盒的迭代循环周期短、轮密钥和种子密钥之间的相关性较强的缺陷。为增强AES算法的安全性,通过采用一种新的仿射变换对产生新的S盒,再利用平方剩余算法产生随机密钥流序列的方法对AES算法进行了改进。结果表明:改进后的S盒的迭代循环周期在GF(2~8)域上为256;每一次加解密运算使用的密钥都是不一样的随机密钥流序列。可见,改进后的AES算法使得明文的每一个分组都使用不同的密钥进行加密,从而使得各分组密文之间不具相关性,达到了使用固定密钥实现一次一密加密的目的,从而提高了AES加密算法的安全性。     

基于FPGA可重构的通用密码算法平台设计

针对数据加密和安全通信的大量应用,提出了基于FPGA可重构的通用密码算法平台设计方案,通过设计可重构基本算法单元,实现对多种常用密码算法可重构设计.重点研究了可重构密码算法平台的设计方法、实现过程以及组成结构.应用AES、RSA等典型密码算法进行测试,结果表明可重构密码算法具有较强通用性,综合资源利用率可提升大约27％.     

基于HMAC-SHA1算法的消息认证机制

HMAC-SHA1是一种安全的基于加密hash函数和共享密钥的消息认证协议.它可以有效地防止数据在传输过程中被截获和篡改,维护了数据的完整性、可靠性和安全性.HMAC-SHA1消息认证机制的成功在于一个加密的hash函数、一个加密的随机密钥和一个安全的密钥交换机制.本文从HMAC和SHA1算法的概念入手,提出了一个基于SHA1算法的消息认证机制,分析了其原理与认证过程,并对其安全性作了进一步的研究.     

针对FPGA实现的AES密码芯片的相关性电磁分析攻击

通过研究相关性电磁分析(CEMA)攻击方法, 构建电磁泄漏信息采集和数据处理平台, 对基于现场可编程门阵列(FPGA)实现的AES-128密码算法进行近场相关性电磁分析攻击。攻击结果表明, 该平台能够获取密码芯片工作时的电磁泄漏信息,并通过分析获取AES第10轮加密的全部16个字节密钥。经过优化数据处理, 相关性电磁分析攻击的效率得到很大提高, 攻击所需的数据组数大大下降。     

基于DES和RSA的混合加密机制

密码是一种可以防止信息泄漏的技术.就体制而言，一般分为两类：对称密码体制和非对称密码体制.对称密码体制这类算法用同一把钥匙进行加密解密，适合对大批量数据的加密.常见的算法有DES、IDES、FEAL等.非对称密码算法是发信人和接信人之间需要进行密钥交换，目前常用的公钥密码系统基于由RSA Data Security获得专利的算法.非对称密码体制使用公钥（Public key）和私钥（private key）进行认证，签名，加密等，公钥和私钥是同时生成的，成为一对钥.用你的公钥加密的数据只有用你的私钥才能解密。