高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系．通过合理的假设，利用自相关和功率谱密度的关系，推导出了信噪比与抖动和噪声的数学公式．并建立仿真模型，验证该公式．结果表明，在输入信号频率比较高的时候，信噪比以20dB／倍频下降，时钟抖动决定了20dB／倍频下降的起始位置．     

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter，ADC)的信噪比和无伪波动态范围(spurious free dynamic range，SFDR)等指标的影响．使用Labview在计算机上建立ADC仿真系统，并用Analog Devices公司的AD6644设计了两套电路，对采样时钟抖动不同的AD6644的变换性能进行实际测量，分析了实测结果，还进行了对比仿真实验，并和理论分析互相验证．结果显示时钟抖动严重影响ADC的SNR，采样频率越高，影响越大，但会改善SFDR．理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考．     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

时钟抖动和相位噪声关系的研究

时钟的抖动和相位噪声是衡量时钟综合性能的最主要的指标，但是有关这2个指标之间的关系论述很少，明确说明抖动和相位噪声的含义，而且通过建立典型数学模型对2个指标的关系作出了论证．同时引入例子说明抖动性能对A／D转换系统的影响，并举例说明抖动的测量值与计算值之间的区别和关系，说明时钟抖动和相位噪声是对时钟时序性能时域和频域的不同描述，它们之间存在着确定的对应关系．     

采样时钟抖动对超宽带脉冲雷达目标检测性能的影响

信号采样是超宽带脉冲雷达接收的关键环节,其中采样时钟抖动会引起ADC输出信噪比的下降,继而对雷达目标的检测性能产生一定影响,为此以雷达目标的检测性能为评价原则,研究了高斯白噪声环境中采样时钟抖动引起的信噪比损失,并以匹配滤波检测器和多样本能量积累检测器为对象,详细推导了采样时钟抖动与目标检测概率的关系.据此给出了输出信噪比损失的理论曲线,通过仿真对比分析了不同检测方法下采样时钟抖动对目标检测性能的影响,对超宽带脉冲雷达系统设计中的采样时钟选取有直接指导意义.     

高速交替/并行数据采集系统时钟研究

研究了交替/并行数据采集系统中采样时钟抖动、采样时钟偏差、高速ADC量化误差与采集系统信噪比的关系.通过对采样数据的一级近似以及合理的假设,推导出了信噪比的数学表达式.用建立的仿真模型验证了数学表达式.结果表明,在输入信号频率较高时,信噪比以20 dB/10倍频下降,时钟抖动等效均方值决定了20 dB/10倍频下降的起始位置.     

应用于连续时间∑Δ调制器的时钟抖动建模方法

提出了一种能够快速而精确地模拟时钟抖动的建模方法,可应用于连续时间Sigma-Delta调制器(continuous-time sigma-delta-modulator,CT-SDM)等系统的仿真与验证。相较于传统的基于离散时间的建模方法,所提出的一种基于连续时间的模型,可以灵活地应用于各种连续时间电路中,且可在保证精度的情况下,快速完成仿真。给出了关于时钟抖动的理论分析和该模型的数学理论推导,并通过搭建一个完整的连续时间Sigma-Delta调制器,验证了所提时钟抖动方法的正确性与可行性,仿真时间在数十秒内。     

Pipeline ADC的噪声与采样电容的关系

介绍了Pipeline ADC噪声与电容的关系及减小噪声的方法,并以10位ADC为例通过噪声计算电容．ADC的主要噪声源是量化噪声和热噪声．量化噪声主要决定ADC的精度．热噪声限制了ADC的信噪比,是提高精度的主要瓶颈．可以通过增大电容来减小．     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

与初始噪声分布无关的恒虚警处理器

为提高单元平均类恒虚警 (CA- CFAR)检测的性能 ,提出一种新的与噪声初始分布无关的恒虚警处理方法 ,即 Gauss双参数恒虚警检测 (GB- CFAR)方法。其特点是根据独立同分布噪声的非相参积累结果近似 Gauss分布的特性 ,用不同的参考单元估计积累后噪声的均值和标准差 ,然后将待检测单元减去均值估计值 ,再与标准差估计值和固定门限的乘积相比较 ,从而实现恒虚警检测。结果表明 ,由于剔除积累后的噪声均值等价于剔除了部分噪声能量 ,因此提高了信噪比 ,使得检测性能明显优于传统的 CA - CFAR检测器     

二阶Sigma-Delta ADC自适应量化算法及电路实现

分析了二阶Sigma-Delta ADC(SDADC)量化反馈电平对SNR的影响,提出了自适应量化算法及其电路实现.该算法能够检测输入信号的强度、自适应调整量化反馈电平的大小,并在调制器的输出端用数字电路矫正自适应量化引入的输入信号幅度的增长.仿真结果表明,所提出的算法能同时解决由于输入信号强度的减小和量化器过载而引起的SNR下降问题,使得自适应Sig-ma-Delta ADC(ASDADC)的SNR与输入信号的强度无关,且输入动态范围扩大至满幅.     

基于DSP的JPM-1型质子磁力仪研制

为提高传统质子磁力仪综合性能, 同时为研制Overhauser磁力仪提供参考依据, 设计了基于数字信号处理器（DSP: Digital Signal Processor）TMS320F2812研制的JPM-1型质子磁力仪。该磁力仪以DSP为核心实现质子旋进信号的采集和处理, 采用基于DSP的软件过零数频算法计算旋进信号频率。分析了探头初始信号强度, 并通过建立仪器噪声模型分析了仪器噪声。野外测试结果表明, 该磁力仪探头信号初始幅度约为0.4 μV, 初始信噪比为32 ∶1, 灵敏度为0.27 nT。     

Penning阱中离子谱的优化

根据Penning阱存储离子的探测原理，系统分析了阱内离子信号及信号本身的噪声、实验仪器及探测电路的噪声干扰，采用适当的品质因数、电子束流和载波振幅,得到较高信噪比和分辨率的离子谱。为深入开展Hn+(n≥3)离子的形成机制、离子与中性气体原子或分子碰撞过程等问题的研究创造了更好的条件。     

Penning阱中离子谱的优化

根据Penning阱存储离子的探测原理,系统分析了阱内离子信号及信号本身的噪声、实验仪器及探测电路的噪声干扰,采用适当的品质因数、电子束流和载波振幅,得到较高信噪比和分辨率的离子谱.为深入开展Hn+(n≥3)离子的形成机制、离子与中性气体原子或分子碰撞过程等问题的研究创造了更好的条件.     

基于信噪杂比最大能量分配认知雷达波形设计

针对认知雷达信号处理中基于信噪杂比（SINR：Signal to Interference plus Noise Ratio）最优波形设计中因对拉格朗日乘子进行搜索而导致计算量大的问题, 提出一种基于信噪杂比最大能量分配方法。该方法通过离散化的能量进行合理分配, 获取回波的最大SINR, 从而得到认知雷达的最优发射波形。仿真实验表明, 基于信噪杂比最大能量分配方法与拉格朗日乘子算法获取的认知雷达最优波形相近, 但该方法因不需对乘子进行搜索而减少了计算量, 提高了计算速度。