采用OHNN和M-LFSR的字序列密码加密方案

结合反馈型离散Hopfield神经网络(HNN)和改进型的线性反馈移位寄存器(M-LFSR)的优点,提出基于OHNN和M-LFSR的字序列密码.该方案利用离散Hopfield神经网络的混沌吸引子对改进型线性反馈移位寄存器的非线性选择输出,实现加密.安全性分析与仿真验证表明:该算法构造的伪随机序列具有良好的随机性、复杂度等特点,满足密码学的要求.     

细胞自动机在VLSI测试中的应用

研究细胞自动机(CA)在超大规模集成电路(VLSI)伪随机测试中作为测试激励的结构和实现方法.通过对线性反馈移位寄存器(LFSR)生成序列的采样,获得另一移位不等价序列,综合出其本原多项式,并根据CA与LFSR同态的理论综合出CA的结构,通过快速逻辑仿真确定CA初值.该法可以获得较短的CA结构,缩短测试时间,获得较高的故障覆盖率.     

线性反馈移位寄存器的改进算法及其电路实现

提出并用电路实现了一种改进的线性反馈移位寄存器(LFSR)算法.改进的算法克服了传统线性反馈移位寄存器产生随机数的速度受字长制约的限制,其电路结构能够快速地产生任意字长的伪随机序列.用现场可编程门阵列(FPGA)实现该结构的结果表明,改进的LFSR算法能极大地提高数据吞吐率,采用改进结构合成的随机序列统计特性好.     

主控生成器

构造了一种新型密钥流生成器——主控生成器,由一个GF(r)上的线性移位寄存器和一个GF(q)上的线性移位寄存器构成。讨论了GF(r)和GF(q)的特征值相同和不相同的情况下对应的主控序列的周期和线性复杂度。研究表明主控序列在周期和线性复杂度等密码学等指标上都要优于缩控序列和自缩控序列,因此是一种良好的密钥流序列,适合于流密码系统的应用。     

面向序列密码的非线性反馈移位寄存器可重构并行化设计

摘要：
基于序列密码的非线性反馈移位寄存器,将可重构技术与并行化处理相融合,提出了一种非线性反馈移位寄存器的可重构并行化架构.结果表明：可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器;并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新;在0.18 μm的互补金属氧化物半导体（CMOS）工艺中,其核心工作频率能够达到172 MHz,针对256级的线性反馈移位寄存器,当并行度选取为32时,其吞吐率能够达到5.5 Gb/s. 关键词：
序列密码; 非线性反馈移位寄存器; 可重构; 并行化 中图分类号： TN 492
文献标志码： A     

基于多维动态S盒和LFSR的分组密码算法

提出一种基于多维动态S盒混淆替换和n级联动线性反馈移位寄存器(LFSR)的分组密码算法.首先,通过矩阵变换初步将明文扰乱,进而进行多维动态S盒混淆替换,以此增强密文的非线性安全度;然后,通过列混淆函数进行组字节位循环移位,增强密文的扩散性;最后,使用n级联动线性反馈移位寄存器组生成动态密钥,增强每一轮迭代时的密钥随机性,使算法具有密码分组链接模式.性能分析结果表明:相对于AES算法和DES算法,本算法在增强安全性的同时对算法加解密速度影响较小.相关系数检验和差分分析实验进一步证明了算法可有效抵抗线性密码分析攻击和差分分析攻击等目前主流的密码算法攻击手段.     

基于FPGA的可配置伪随机序列发生器的设计与实现

 设计实现了一种数据率可调,m序列级数可配置的伪随机序列发生器.该设计在线性反馈移位寄存器基础上,通过线性反馈函数来产生模最长的m序列,并利用FPGA的可重构性与灵活性,采用硬件描述语言VHDL进行设计,使用Quartus Ⅱ 8.0进行综合布线,最终适配到DE2开发板用示波器等设备进行了测试.系统设计具有结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络、通信、信息安全等领域.     

TDCS中随机相位的混沌产生方法

研究了传统的变换域通信系统(transform domain comunication system,TDCS)中基于线性反馈移位寄存器的抽头组合来构成相位映射的方法.根据TDCS对随机相位的要求,本文提出了一种新的随机相位产生方法,即利用混沌映射的方式产生随机相位矢量.具体的说是通过不同的初始值来控制混沌映射产生二值量化混沌序列,再通过相位映射器来产生随机相位,进而生成基函数.文中对混沌映射的实现方法以及基函数相关性能的仿真结果进行了详细讨论.通过与线性反馈移位寄存器产生基函数相关性能比较,混沌映射产生基函数具有更好的相关特性.混沌映射产生大量互相关系数很小的基函数,所以在多址应用中具有很大的优越性.     

一种实用的密钥流生成器方案

设计了一种密钥流生成器方案,方案参考“停走”（Ｓｔｏｐ－ａｎｄ－Ｇｏ）生成器的思想和“交替”的产生方式,利用４ 个线性反馈移位寄存器（ＬＦＳＲ）相互驱动的非线性逻辑组合生成伪随机序列,并证明了该伪随机序列在线性反馈移位寄存器的联结多项式的次数ｎ 比较大时,具有周期大、线性复杂度高和均匀分布的“０”、“１”个数等安全特性,该伪随机序列可以很好地作为密钥流生成器使用．还给出了一个简单实现例子．     

一种改进的伪随机数生成算法及随机性分析

通过对信息安全系统中常用的伪随机数生成算法及其随机性进行分析,比较了不同的伪随机数生成算法实现的优缺点。在此基础上提出了一种将Visual C++中伪随机数生成机制与线性反馈移位寄存器结合起来产生随机数的改进方案,通过数值模拟和对比分析表明,改进方案具有较好的计算性能和随机性。     

免疫记忆克隆算法求解3G基站选址优化问题

从免疫学的角度出发,研究了免疫系统体液免疫应答原理,基于免疫应答机制,模拟了人体免疫系统的克隆选择、细胞选择、记忆细胞获取、抗体浓度调节等机制,提出了一种新的免疫优化算法.设计了基站选址优化问题的数学模型,给出了一种基于免疫计算的基站选址优化方案,并对所提出的算法进行了收敛性分析.仿真结果表明:所提方案能以相对较低的网络建设成本获得较高的网络覆盖率,具有较好的应用价值.     

Memory CD4 T cells emerge from effector T-cell progenitors

A hallmark of adaptive immunity is the generation of memory T cells that confer long-lived, antigen-specific protection against repeat challenges by pathogens. Understanding the mechanisms by which memory T cells arise is important for rational vaccination strategies and improved therapeutic interventions for chronic infections and autoimmune disorders. The large clonal expansion of CD8 T cells in response to some infections has made the development of CD8 T-cell memory more amenable to study, giving rise to a model of memory cell differentiation in which a fraction of fully competent effector T cells transition into long-lived memory T cells. Delineation of CD4 T-cell memory development has proved more difficult as a result of limitations on tracking the smaller populations of CD4 effector T cells generated during a pathogenic challenge, complicating efforts to determine whether CD4 memory T cells are direct descendants of effector T cells or whether they develop by alternative pathways. Here, using two complementary cytokine reporter mouse models to identify interferon (IFN)-gamma-positive effector T cells and track their fate, we show that the lineage relationship between effector and memory CD4 T cells resembles that for CD8 T cells responding to the same pathogen. We find that, in parallel with effector CD8 T cells, IFN-gamma-positive effector CD4 T cells give rise to long-lived memory T cells capable of anamnestic responses to antigenic rechallenge.     

基于带符号位的浮点数运算的多位宽3D RRAM设计

本文介绍了卷积神经网络（convolutional neutral network,CNN）系统中具有多位存储的三维阻变式存储器（three-dimensional resistive random-access memory,3D RRAM）的带符号位的浮点数运算. 与其他类型存储器相比,3D RRAM可以在存储器内部进行运算,且具有更高的读取速率和更低的能耗,为解决冯诺依曼架构的瓶颈问题提供新方案. 单个RRAM单元的最大和最小电阻分别达到10 GΩ和10 MΩ,可在多级电阻状态下稳定,以存储多比特位宽的数据. 测试结果表明,带符号位的浮点数的卷积运算系统的精度可以达到99.8%,测试中3D RRAM模型的峰值读取速度为0.529 MHz.      

ARM TrustZone的轻量级嵌入式虚拟化架构

针对现存的基于软件的虚拟化解决方案存在的不足,利用ARM标准硬件技术和赛灵思ZC702商业平台,实现通用操作系统(GPOS)与轻量级实时操作系统(FreeRTOS)同时运行.测试结果表明:虚拟机从RTOS到GPOS的上下文切换系统开销是3.10 μs,相反过程为2.64 μs,内存占用也仅为1 KB;由虚拟机监视系统(VMM)引入的性能开销低和内存占用较小;利用ARM TrustZone技术可实现一个具有低成本和高可靠性的轻量级虚拟化解决方案.     

大容量闪存芯片的接口设计与应用

以28F640J3为例介绍了大容量闪速存储器的特点及其在小型数据存储系统中的应用，给出了闪存芯片与高速单片机（DS80C320）的典型电路，针对元器件间电气连接不匹配问题，给出了解决办法并收到良好效果，并提出了一种在系统资源紧张时，扩展地址总线的方法，在实践中证明了这种方法的可行性。     

Internet/Intranet模式下MIS的研究与开发

针对Internet/Intranet的信息管理系统的技术背景作了分析，并对该系统的并发处理能力、系统的响应速度和系统的安全性以及采用的关键技术进行了研究，提出了三层分布式结构、以Java Servlet、JDBC和HTML表单为核心技术的开发方案。     

Quad-level cell NAND design and soft-bit generation for low-density parity-check decoding in system-level application

QLC (Quad-Level Cell) NAND flash will be one of the future technologies for next generation memory chip after three-dimensional (3D) TLC (Triple-Level Cell) stacked NAND flash. In QLC device, data errors will easily occur because of 2⁴ data levels in the limited voltage range. This paper studies QLC NAND technology which is 4 bits per cell. QLC programming methods based on 16 voltage levels and reading method based on “half-change” Gray coding are researched. Because of the probable error impact of QLC NAND cell’s voltage change, the solution of generating the soft information after XOR (exclusive OR) the soft bits by internal read mechanism is presented for Low-Density Parity-Check (LDPC) Belief Propagation (BP) decoding in QLC design for its system level application.     

基于量子的免疫进化算法及收敛性

分析和探讨了量子计算的特点及免疫进化机制,并结合免疫系统的动力学模型和免疫细胞在自我进化中的亲和度成熟机理,提出了一种基于量子计算的免疫进化算法。该算法使用量子比特表达染色体,通过免疫克隆、记忆细胞产生和抗体相似性抑制等进化机制可最终找出最优解,它比传统的量子进化算法具有更好的种群多样性、更快的收敛速度和全局寻优能力。在此不仅从理论上证明了该算法的收敛,而且通过仿真实验表明了该算法的优越性。     

基于中央缓存的ATM多址传输仿真模型

提出一种称为具有输出缓冲和屏蔽优先级的单写单读方案，实现多址传输并解决多址传输与单址传输的冲突，降低信元丢失率和信元延时，给出了该方案的仿真建模方法。     

一种基于VxWorks的内存管理封装层的设计与实现

根据特定应用领域对商用嵌入式操作系统进行封装是很有必要的．通信类产品应用程序的内存管理往往对性能与安全有特殊的要求,本文在VxWorks提供的内存管理功能的基础上给出了一种封装方案：使用块内存与堆内存两种分配与释放方式提高内存管理性能,增加调试信息;通过“加墙”或“加页”两种方式实现内存保护,使封装后的VxWorks更适合通信产品应用领域的软件开发．