基于关键路径的FPGA时序电路最大工作频率测试方法

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.     

用于IDDT测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试（BIST）作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1-2的测试向量对。实验证明。它能以较少的测试向量对检测出比较多的故障。     

一种3D IC TSV互连的内建自测试和自修复方法

提出一种检测和修复有缺陷TSV的内建自测试(BIST)和内建自修复(BISR)的方法。采用BIST电路测试TSV, 根据测试结构, 采用BISR电路配置TSV映射逻辑, 有故障的TSV可被BISR电路采用TSV冗余修复。所提出的设计可减小TSV测试价格, 并减少TSV缺陷引起的成品率损失。电路模拟表明, 面积代价和时间代价是可接受的。     

CMOS组合电路开路故障的BIST探讨

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种方法基于种子存储的自适应BIST方法,该方法充分利用开路故障的特征,实例验证表明能够在3×2n+1个时钟周期内完成对CMOS组合电路开路故障的测试,它在不用修改被测电路网络的前提下可对多开路故障达到完全的测试.     

基于遗传算法的测试生成在FPGA上实现的研究

本文在阐述遗传算法基本理论的基础上，针对当前内建自测试技术中存在的一些问题，着重研究了一种由被测电路自己产生测试向量的测试生成方法，并采用遗传算法进行适应性搜索以寻求一种最优的反馈方式。但是，采用软件实现的方法在速度上往往受到本质是串行计算的计算机制约，因此采用硬件化设计具有重要的意义。     

一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。