浅谈集成电路的测试技术

集成电路测试是保证集成电路质量、发展的关键手段。该文从集成电路测试的过程概述性地介绍了集成电路的测试技术和集成电路的自动测试系统。     

CMOS电路电流测试技术研究

集成电路的设计与测试是当代计算机技术研究的主要问题之一。CMOS集成电路测试技术,受到人们的广泛关注。本文介绍了CMOS集成电路测试技术基本原理和关键问题,探讨了电流测试的研究进展及现状,并提出了该技术的研究方向。     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

高速数电芯片参数测试方案优化研究

为了解决高速数电芯片测试速度慢、测试精度低的问题,提出一种利用LK88系列测试平台对集成电路高速数电芯片参数进行有效测试的方法.该测试方案通过对高速数电芯片SN74HC138的测试,可以实现快速筛出失效芯片、进行功能验证、对高速数电芯片的直流参数进行精准测试,最后通过上位机直观显示出来.测试过程易于操作、增强了可读性.与芯片Spec参数标准对比分析后可以得出测试精准性也有效提高.因为缩短了整体测试时长,并且精度提高,对于提升集成电路产业链经济效益方面具有积极影响.     

基于故障注入及诊断的测试性研究

本文主要介绍了故障注入与故障诊断在集成电路设计上的应用以及故障注入及故障诊断对于集成电路容错性和测试性设计的意义,将集成电路的测试性设计方法———边界扫描技术与故障注入和故障诊断的方法相结合,讲述了边界扫描、故障注入及故障诊断技术的电路原理。对电路系统测试性辅助设计进行了归纳和总结。     

结合奇偶测试的大规模集成电路征兆测试

征兆测试是一种高效简捷的电路测试方法。该文提出一种适用于大规模集成电路的测试方法——组合征兆测试法。利用这种方法,测试者可以通过穷举输入组合,使奇偶测试和征兆测试相结合,共同解决对大规模集成电路故障测试的难题。主要思想是:首先通过被测电路的奇偶性判断该电路的征兆测试法的可测性,对征兆测试法不可测的电路,引入高阶征兆测试的思想,使其成为高阶征兆测试法可测电路。结果表明:该方法在提高可测性的同时,还提高了电路征兆测试的测试效率和故障覆盖率。通过对一些基准电路和常用电路的测试验证了该方法的实用性。     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

集成电路故障测试研究

基于固定型故障模型的传统电压测试技术是一种应用最广、最为重要的测试技术,且已经应用多年。但是随着集成电路日新月异地发展,电压测试技术越来越不能完全满足高性能IC,特别是高性能数字CMOSIC发展的需求。为了提高故障覆盖率和降低测试成本,本文探讨了一些方法的可行性。     

时序电路测试生成算法研究

随着大规模集成电路复杂性的提高,时序电路的测试生成变得越来越困难,因此研究有效的时序电路测试生成算法不仅具有学术意义,还具有巨大的经济效益和社会效益。本文对近年国内外学者在时序电路测试生成算法方面的研究进行了综述,对其作了比较,分析了相对的优点及缺点。最后做了总结并展望了未来的发展方向。     

基于JTAG的板级互连测试技术的研究

JTAG边界扫描机制是用于在线导通测试的新技术,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.边界扫描技术克服了传统针床测试的缺点,而且测试费用也相对较低,这在可靠性要求高、排除故障要求时间短的场合非常适用.本文详细介绍了边界扫描技术的基本原理和结构,并提出了一种优化的测试算法,最后介绍了一种可以广泛应用、高效低廉的边界扫描测试方法,实现对芯片级、板级和系统级集成电路进行测试的功能.     

数字电路测试生成的二元判定图方法

测试是保证电路系统可靠性的重要手段,已成为集成电路设计与生产的一个组成部分,研究了基于二元判定图的数字电路测试生成方法,对布尔函数的表示和操作的二元判定图进行研究,详细讨论了其中的ite算符;给出了基于二元判定图的电路测试生成方法的实现步骤,并用实例进行了说明。     

基于蚂蚁路径的IDDT测试生成

始于90年代的瞬态电流测试（IDDT Testing）法可以检测出传统的电压测试法和稳态电流测试法所不能检测出的集成电路故障。瞬态电流测试产生需要一次产生两个或两个以上向量。其测试向量产生比较复杂,寻找高效的测试向量产生算法对提高测试效率具有重要意义。提出了一种基于模拟测试的蚂蚁路径瞬态电流测试产生算法。通过蚂蚁算法的自适应与正反馈的特点,寻找出一条测试集成电路故障的最佳路径,该算法思想简单,易于实现。通过SPICE模拟验证表明测试产生的结果是有效的。     

基于PIC单片机的集成电路测试系统设计

本文基于PIC16F877A单片机,设计并实现了一种数字集成电路测试系统,该系统能够对74HC138译码器的主要参数和逻辑功能进行测试。     

基于遗传算法的逻辑电路测试生成的研究

本文提出了一种基于遗传算法的逻辑电路测试生成算法,利用遗传算法的全局寻优特点进行集成电路的测试生成,并与确定性算法进行了比较,所得到的实验结果表明,遗传算法可以在比较小的测试矢量集下得到比较高的故障覆盖率,是一个有效的测试生产算法．     

集成电路的计算机辅助测试

以9001测试系统为例，介绍计算机在集成电路测试技术中的应用及测试原理，以及现代测试中利用软件进行数据处理，提高测试精度的一些方法。     

集成电路行业面临的重大变革和机遇

目前,我国的集成电路封装测试面临着巨大的内部挑战和外部环境的威胁,在挑战与机遇并存的条件下,积极对集成电路的有效发展途径进行深入的探究是很有必要的,其次通过对技术的创新和对人才的引进,有利于全面提高企业的核心竞争力,进一步积累更多世界大型封测企业的发展经验。浅析集成电路行业面临的重大变革和机遇,以此来供相关人士参考与交流。     

基于编码前缀映射的测试数据压缩方法

以排列不等式定理为基础,针对集成电路的测试数据压缩,提出一种测试数据编码前缀的映射方法,通过对编码前缀进行映射后,使测试编码前缀的总长度得到降低,从而测试数据得到进一步压缩.该方法的硬件开销很小,解压方法简单.实验结果表明,该方法有效地提高了集成电路测试数据的压缩率.     

基于分解等价的时序电路测试生成算法

针对集成电路的规模和复杂程度不断增加而相应的测试却越来越困难且费时的问题,提出了一种基于分解等价的时序电路测试生成算法。此算法通过引入分解等价以避免进入已搜索的测试码解空间,缩小了测试码搜索空间,大大提高了测试生成效率。在ISCAS’89国际标准电路上的实验结果表明了本算法的可行性。     

基于长游程二次编码的测试数据压缩方法

为提高集成电路的测试效率,提出了一种长游程编码的二次压缩方法。该压缩方法的思想是:首先对游程进行一次编码,然后对其中的长游程的编码字进行二次编码。二次编码方法减小了测试编码的长度,从而测试数据得到了进一步的压缩。该方法的硬件开销小,解压方法简单。实验结果表明该方法有效地提高了集成电路测试数据的压缩率。     

实验室环境下RF射频集成电路产品的测试

论述了典型射频RF集成电路在实验室环境下的测试方法、流程和典型测试板调制方法,包括RF混频器,RF频率合成器和RF功率放大器模组测试等等,总结了一些实际的应用方法和经验分享。