计数型序贯网图检验

针对序贯概率比检验(SPRT)无法控制抽取样本量等不足之处,提出了一种改进的抽样检验方法-----序贯网图检验. 该方法的要点是在原SPRT问题中插入一系列检验点,将单个检验问题拆分为若干对假设检验的问题. 计算表明,新方法比SPRT有明显的改进; 与国际公认的抽样标准IEC 1123所建议的截尾序贯概率比检验方法比较,其改进是全方位的.     

高炮武器系统射击精度的序贯截尾评定方法

通过分析传统的高炮武器系统射击精度评定方法的基本原理,针对试验有效航次较少这一特点,将序贯截尾检验算法引入到射击精度评定过程中,提出了一种试验次数具有不确定性的射击精度试验新方法,通过在试验进行过程中对已完成试验进行统计分析,对试验次数进行不同的决策,该方法是对当前高炮武器系统射击精度试验方法改进的全新的尝试,为在确保试验精度的前提下,减少试验航次、节约试验成本奠定了理论基础。     

计数型截尾序贯保证试验的研究

针对高成本、破坏性试验特点的计数型产品,为减少产品的抽样验收试验成本,对截尾序贯型保证试验进行了研究。在产品已通过鉴定试验的条件下,采用贝叶斯分析方法对鉴定试验数据进行综合,给出了成败型产品成功率参数P的截尾序贯型保证试验T~A的相关理论及方案设计方法.研究结果表明,对高质量水平的产品,截尾序贯保证试验T~A与原试验方案T~(OA)相比具有相当的通过验收试验的概率水平,同时能大幅度减少产品的平均试验次数等优点。采用实例分析方式,对截尾序贯保证试验T~A的设计方法进行了详细说明,并通过与原试验方案T~(OA)的操作特征曲线(OC)及平均试验次数(ASN)曲线的比较,进一步对截尾序贯型保证试验方案的优良性进行了验证。     

可用度的序贯验证试验方案

在系统的工作时间和停工时间都为指数分布场合下,本文给出了系统的稳态可用度的定数截尾和定时截尾序贯试验的验证试验方案.     

概率比检验中的时间序贯方法

在概率比检验中加入时间序贯的考虑,对指数模型有随机进入时间及有截断数据的情形提出了时间序贯检验的方法,并对概率比 有无时间序贯考虑的两种情况下的检验结果进行民比较,给出了计算机模拟结果。     

二项分布参数序贯概率比检验操作特性的计算

研究了二项分布贯概率比检验的基本原理,提出一种计算接收概率的新方法,在此基础上可计算ＳＰＲＴ操作特性,计算机运算证明了这种新算法的正确性。     

可用度的序贯验证试验方案

在系统的工作时间和停工时间都为指数分布场合下,本文给出了系统的稳态可用度的定数截尾和定时截尾序贯试验的验证试验方案。     

基于瑞利分布的计量型序贯网图检验

针对瞄准发射系统中着落点位置通常服从瑞利分布的事实,研究了计量型检验问题,建立了基于瑞利分布的序贯网图检验.采用搜索和迭代的计算机程序,可以得到计量型序贯网图检验方案.通过实例将序贯网图与计量型定数检验和计量型序贯概率比检验进行比较.结果显示,计量型序贯网图检验在减小最大样本量方面有更好的效果,更适用于高成本的抽样检验.     

序贯检验的构造及原理

序贯检验是根据一定的规则逐个抽样,以较少的不定的抽验量推断拒绝或接受零假设的检验法.本文阐述了序贯检验的数学模塑和构造、给出了以概率1终止的条件,概率比序贯过程是随机变量z=log(f(x;θ_1)/(f(x;θ_0)),是非退化的,文章之末用近似方法给出了在犯两类错误的概率之和不增加的条件下,构成该检验的边界常数.     

每次样品数是随机的序贯检验法

本文介绍一种每次至少抽取一件样品的新序贯检验法，它和原序贯检验法相比，有 不增加检验费用，可以大大缩短抽检时间的优点     

约束阻尼板结构的有限元法研究及振动分析

利用粘弹阻尼结构进行减振降噪具有良好的效果，尤其在宽频激励时．它具有结构紧凑、质量轻、便于操作等特点．在航天航空、轻工纺织汽车船舶等行业，已经取得了广泛应用。     

有限停时Neyman-Pearson型序贯概率比检验新方法

提出了有限停时的Neyman-Pearson序贯概率比检验新方法。首先阐述了新发展的中心序贯判决系统比传统Wald的序贯判决具有以下两方面的优点：充分利用两个允许犯错误概率；最优判决的必要观测次数具有统一的有限上界。其次，分析了新方法的最优停时条件，证明了其有限停时的存在性。计算机模拟结果对理论分析做了有力的例证。     

关于序列式次中紧空间的刻画

文章借助于Junnila技巧研究序列式次中紧空间。利用σ-闭包保持闭加细刻画了序列式次中紧空间,作为应用,闭序列覆盖映射保持序列次中紧性。     

面向同步时序电路的电路并行测试生成算法

面对VLSI设计规模日益增大的挑战，除了电路并行以外，其它已有的基本并行策略都无法从根本上解决测试生成的复杂性问题，然而，已有的电路并行测试生成算法并未取得理想的结果，尤其对时序电路，因此，如何划分电路，成为电路并行算法的设计基础和成功的关键，面向逻辑级描述的同步时序电路，以触发器为核的电路划分算法BWFSF将电路划分为大功能块。对Benchmark-89电路的实验结果表明，基于G-F二值算法和BWFSF算法的电路并行测试生成算法在有效减少存储空间消耗的同时，还能够获得稳定的加速比。     

《正态分布均值的SPRT maxE(n)以及与一次抽检样本容量的比较》的一点注记

在这个注记中,我们利用计算机确定出一个比文献[1]中更大的区域D,在D中任取一点作为两类错误的显著性水平,从平均样本容量来说,用序贯抽检方案都优于一次抽检方案。     

序列统计模型中的总数估计

研究了序列统计模型中的总数的估计问题，给出了总数的估计，就样本是可重复的情况，证明了总数的估计量的有效性及强相合性；对样本是不可重复的情况，证明了总数的估计量的有效性。