基于VHDL占空比可控的整数半整数分频器

在半整数分频器设计方法的基础上进行改进,采用VHDL硬件描述语言实现了占空比可控的整数半整数分频器.在QuartusП软件上测试结果表明了设计的正确性和可行性.     

基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.     

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计，采用了模块化和参数化的设计方法，利用半整数和整数双模代替原有的整数双模来综合实现小数分频器，由该方案设计的小数分频器。在硬件成本几乎没有增加的情况下，抖动、理论同步周期、最大误差性能方面都有所提高，因此可以广泛应用于数字电路的系统设计中。     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求.     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求。     

一种基于Verilog的任意整数分频器实现方法

在分析基于Verilog的偶数分频程序和奇数分频程序的基础上,提出了一种基于Verilog的任意整数分频器的实现方法,并在QuartusⅡ平台上完成了基于这种实现方法的任意整数分频器的编程和综合,在Modelsim中完成了任意整数分频器的仿真获得通过.该文的Verilog程序可以直接引用,为此类程序实际提供借鉴.     

一种可控分频器设计的新方法

本文提出了一种新的可控分频器设计方法一脉冲剔除法,采用该方法可以实现占空比50％的整数分频和近50％占空比的半整数分频．分频系数由控制端给定。文中给出了N=3时的分频电路设计,并时电路进行了仿真和测试,结果符合设计要求。     

基于FPGA的半整数分频器的设计

简要介绍了FPGA器件的特点和应用范围,并以分频比为7.5的半整数分频器的设计为例,介绍了在MAX＋plus Ⅱ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。     

半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 ,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法     

EDA技术在电子线路设计中的应用

本文介绍了EDA技术的特点及其发展趋势,并且采用EDA技术实现了一种整数分频的通用分频器。介绍了利用VerilogHDL硬件描述语言输入方式以及分频器电路的设计过程,并在QuartusⅡ环境下对该电路进行了仿真。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成:9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC0.18μm1.8V电源CMOS工艺的SpectreVerilog仿真表明:它能在分频比56-2047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计.首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6.0进行仿真.     

数字式倍频器

本文提出一种简化了的数字式倍频器。它不存在频率漂移,是开环的,因而能快速跟随输入频率的变化。作整数倍频时,输出频率不受机内参考振荡频率变化的影响,故对参考频率要求甚低。釆用可变分频器、电路结构简单。     

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

分频器中的相位噪声及抑制方法

重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中，可以利用门电路把输入脉冲选出，以消除分频器各级的影响，还可以利用锁相环电路来抑制分频器的相位噪声。这两种方法的实验结果表明，对分频器的相位噪声有明显的抑制作用。     

一种任意比率电子齿轮分频器的实现方法

针对滚齿机数控系统电子齿轮箱的设计要求,提出了一种根据现场可编程门阵列和Bresenham算法的任意比率电子齿轮分频器的实现方法。该方法的实现原理是将计算机图形学上描绘由两点所决定的直线的算法应用到电子齿轮的脉冲频率分频上,采用硬件描述语言来实现电子齿轮分频。该方法对Bresenham算法进行了改进,将累计误差值和溢出斜率修改为整数,使算法只涉及整数的加减运算,因此更快捷、更可靠。软件仿真和实验结果表明,所提出的电子齿轮分频方法可使分频过程更为简便,不仅减少了硬件资源耗费,而且算法具有较强的实用性。     

基于CPLD的整数可变分频器设计

采用2片74LS190数字逻辑器件设计了两位数的分频器,给出了设计的原理图,接着使用Quartus-II工具软件进行分频器的功能仿真,结果表明该分频器能够对输入信号的频率实现1-99的分频,最后将编译好的文件下载到相应的CPLD器件中,从硬件电路上实现了可变分频器的设计.     

基于VHDL的全数字分数分频器设计

介绍了全数字化的分数分频器的两种设计方法,分析了它们的特点,然后采用VHDL硬件描述语言设计了全数字化的分数分频器,并且给出了设计任意分数分频器的方法。