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相似文献
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1.
本文介绍了一种基于锁相频率合成的毫米波下变频组件的设计,重点阐述了该下变频组件的组成,硬件电路和毫米波锁相频率合成器的设计。通过建立锁相环路的相位模型,对输出信号的相位噪声进行了分析,包括指标分配、方案设计和指标核算。与传统的相比,该下变频组件具有频率范围宽,变频损耗小,隔离度大,相位噪声和频率-温度稳定度好等特点。在毫米波小信号测试方面具有很大的优势。  相似文献   

2.
介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.  相似文献   

3.
文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23~600 MHz之间产生1.92~2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。  相似文献   

4.
基于LTCC技术,设计制作了一款小型化频率源。该频率源采用单环锁相电路实现,并将输出滤波器集成在LTCC基板内,实现了电路的小型化,锁相环电路板面积仅为20 mm×20 mm。同时给出了该频率源的组装及调试过程,经测试,该频率源输出频率为12.5~13.5GHz,相噪为-80 dBc/Hz@1kHz。  相似文献   

5.
用于超小型快速截获接收机的频率合成器   总被引:2,自引:0,他引:2  
该文针对超小型快速截获接收机的需求,研究了锁相式频率合成技术,采用宽带锁相环和电压预置法来提高频率捷变速度,同时,采用带阻滤波器,相位补偿电路来改善宽带锁相环的杂散性能和稳定性。  相似文献   

6.
利用ADS软件建立了D波段固态器件双环锁相信号源系统的仿真模型,分析了双端口谐波振荡器、谐波混频器等主要功能模块引入的相位噪声对锁相系统性能的影响.通过优化设计环路系统参数,合理设置ADS包络仿真器的控制参数,实现了对0.15THz半导体固态源的锁定,表明了双环锁相技术应用于D波段的可行性.在此基础上,通过时域和频域2种分析方法对锁定状态下0.15THz输出信号的相位噪声进行了预估.该仿真模型也适用于更高频段的太赫兹双环锁相系统的仿真分析,可为太赫兹锁相系统研制提供有效的分析与设计手段.  相似文献   

7.
重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中,可以利用门电路把输入脉冲选出,以消除分频器各级的影响,还可以利用锁相环电路来抑制分频器的相位噪声。这两种方法的实验结果表明,对分频器的相位噪声有明显的抑制作用。  相似文献   

8.
K-L分解在可控震源锁相控制中的应用   总被引:1,自引:1,他引:0  
可控震源相位畸变使地震子波旁瓣能量增强,主瓣分辨率降低,从而降低地震勘探的分辨率。由于可控震源-大地耦合条件多变,导致可控震源激发力信号中含有较强随机噪声,在锁相环中采用常规过零检测方法难以对该反馈信号进行准确的相位检测,这严重影响了可控震源锁相控制系统的应用效果。为了提高可控震源锁相控制中反馈信号的相位检测精度,提出一种基于K-L分解的可控震源激发力信号相位提取方法。理论分析和实验表明,对于通带内含有强高斯噪声的可控震源激发信号,K-L分解方法利用其去除信号与噪声相关性的能力,不但能够显著提高可控震源反馈信号的信噪比,而且不损害原有信号的相位特性。将其应用于轻便电磁式可控震源的锁相控制中,结果表明该方法不但解决了锁相环的噪声敏感问题,而且显著提高了可控震源的相位控制质量和地震子波质量。  相似文献   

9.
于航  张林波 《应用科技》2011,(10):64-67
针对现代雷达系统以及一些精密测量仪器所需要的超宽带、微小步进、低相位噪声本振源的问题,提出了一种采用钇铁石榴石振荡器为主的锁相环内插直接数字频率合成器方案.实现了S波段2~4 GHz频率范围内微小步进频率源的研究与设计.实验表明:采用钇铁石榴石振荡器频率综合器的相位噪声与动态范围都优于采用一般压控振荡器的频率综合器.  相似文献   

10.
针对调制域分析仪时基信号源的要求,设计了2.5G电荷泵锁相频率合成器,文中对其输出相位噪声进行了分析,讨论了低相噪条件下环路滤波器的设计方法和元件参数的选择并介绍了电磁兼容性的重要性和实施方法.所研制的频率合成器具有体积小、功耗低、稳定性高、输出相位噪声小等优点.  相似文献   

11.
管宏 《科技信息》2008,(17):75-75
本文简要说明了锁相环的构成和基本原理,分析了锁相环中的噪声来源,给出了环路带宽的优化方法。论文结合信号源整机调试实例.提出并实现了一种相位噪声临界时的解决办法。  相似文献   

12.
在讨论数字电视调谐器本振相位噪声和分析直接数字频率合成器(DDS)原理及特点的基础上,提出了一种DDS与锁相环(PLL)混合电路用于调谐器本振的方法,可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,最后通过实验证明了这种方法的有效性.  相似文献   

13.
A 3.5 times PLL clock frequency multiplier for low voltage different signal (LVDS) driver is presented. A novel adaptive charge pump can automatically switch the loop bandwidth and a voltage-controlled oscillator (VCO) is designed with the aid of frequency ranges reuse technology. The circuit is implemented using 1st Silicon 0.25 μm mixed-signal complementary metal-oxide-semiconductor (CMOS) process. Simulation results show that the PLL clock frequency multiplier has very low phase noise and very short capture time .  相似文献   

14.
一种高速低相位噪声锁相环的设计   总被引:1,自引:0,他引:1  
设计了一种1.8V、SMIC0.18μm工艺的低噪声高速锁相环电路.通过采用环行压控振荡器,节省了芯片面积和成本.通过采用差分对输入形式的延时单元,很好地抑制了电源噪声.与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明:在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1.272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94.3dBc/Hz。  相似文献   

15.
讨论了数字电视调谐器本振相位噪声,在分析直接数字频率合成器(DDS)的原理及特点的基础上,提出了一种DDS与锁相环(PLL)混合电路用于调谐器本振的方法,应用该方法可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,实验证明,该方法是有效的。  相似文献   

16.
基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.   相似文献   

17.
设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×107 MHz的矩形波,电路兼具低相位噪声和高线性特性.  相似文献   

18.
为了解决锁相环(PLL)同时抑制输入噪声和压控振荡器(V.C.O)的相位噪声对环路噪声带宽选择上的矛盾,提出了在PLL环路中加入频—相自校相位负反馈电路,导出其传输函数、动态方程、噪声抑制的一般表达式,讨论了它的稳定性以及同步和捕捉特性,并对它抑制环路带外噪声的能力进行了实验测试,得到了比较满意的结果。  相似文献   

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