静电放电对2SC3356造成的潜在性失效的实验模拟

研究了低电压的静电放电(ESD)对微电子器件造成的潜在性失效.采用人体模型(HBM)对微波低噪声晶体管2SC3356施加了一系列低电压的ESD应力,结果表明:低于损伤阈值的ESD应力可以使微电子器件产生潜在性损伤,从而影响器件的使用寿命.     

低电压ESD对2SC3356造成的事件相关潜在性失效

研究了低电压的静电放电(ESD)对微电子器件造成的事件相关潜在性失效.从CB管脚对微波低噪声NPN晶体管2SC3356施加低电压人体模型(HBM)的ESD应力,发现,随着ESD应力次数的增加,器件的放大特性hFE逐渐退化,并且当电压达到一定水平,多次的ESD可以使器件失效.研究表明,低电压的ESD对器件造成的损伤具有潜在性和积累性.     

静电放电次数与半导体器件潜在性失效的关系

为研究硅双极晶体管中由ESD注入引起的潜在性失效与放电次数间的关系,对微波低噪声小功率硅双极器件进行了同一电压不同次数的人体模型ESD注入实验.注入电压为1.50 kV.注入管脚为器件对ESD最敏感的端对.器件分组注入不同次数的ESD后,将注入和未注入过ESD的器件同时进行加速寿命实验.通过比较各组器件损伤率的大小来反映器件使用寿命的变化.经统计分析与计算发现:开始时,随放电次数的增加,器件出现潜在性失效的概率增大,当概率达到一定极限值后,又会随放电次数的增大而减小,说明ESD的注入不仅可能在部分硅器件内部造成潜在性失效,也可能提高另外一部分器件的可靠性.     

高速小回滞双向SCR的ESD防护器件设计

针对可控硅(SCR)结构的静电放电(ESD)防护器件触发电压高、电压回滞幅度大以及开启速度慢等问题,设计了一种RC触发内嵌PMOS DDSCR(DUT3)器件.基于0.35μm Bipolar-CMOS-DMOS工艺制备了传统DDSCR(DUT1)、内嵌PMOS DDSCR(DUT2)和DUT3三种器件,利用传输线脉冲系统测试了它们的ESD特性.实验结果表明:与DUT1相比,DUT2触发电压从31.3 V下降至5.46 V,维持电压从3.59 V上升至4.65 V,具有窄小的电压回滞幅度.但是,由于DUT2内嵌PMOS常处于开态,导致DUT2器件漏电流高达10-2 A量级,不适用于ESD防护.通过在DUT2内嵌的PMOS栅上引入RC触发电路,提供固定栅压,获得的DUT3不仅进一步减小了电压回滞幅度,同时具有12.6 ns极短的器件开启时间,与DUT1相比,DUT3开启速度提高了约71.5%,漏电流稳定在10-10 A量级.优化的DUT3器件适用于高速小回滞窄ESD设计窗口低压集成电路的ESD防护.     

CMOS电路的静电放电失效分析

静电放电(ESD)对半导体器件的损伤是影响电子产品可靠性的重要因素。在ESD引起的损伤中,有90％的概率会造成器件在使用现场的早期失效,因此ESD会严重影响器件的可靠性。我们用人体模型电路测量了部份CMOS电路的ESDS,对ESD失效器绊作了分析;根据被测器件的ESDS的统计分布规律,计算了CMOS器件的静电放电失效概率。     

ESD对微波半导体器件损伤的物理机理分析

为了得到电磁脉冲对微波半导体器件的损伤规律,进而研究器件的静电放电损伤机理,首先对半导体器件静电放电的失效模式即明显失效和潜在性失效进行了介绍;其次分析了器件ESD损伤模型;最后通过对器件烧毁的物理机理进行分析,得到器件在静电放电应力下内在损伤原因。在ESD电磁脉冲作用下,器件会产生击穿效应,使内部电流密度、电场强度增大,导致温度升高,最终造成微波半导体器件的烧毁。     

CMOS电路的静电放电失效分析

静电放电(ESD)对半导体器件的损伤是影响电子产品可靠性的重要因素.在ESD引起的损伤中,有90%的概率会造成器件在使用现场的早期失效,因此ESD会严重影响器件的可靠性. 我们用人体模型电路测量了部份CMOS电路的ESDS,对ESD失效器件作了分析;根据被测器件的ESDS的统计分布规律,计算了CMOS器件的静电放电失效概率. 测试方法按美军标Mil-Std-883C标准规定的要求研制了人体模型ESDS测试仪,其放电波形上升沿时间常数为14ns,下降沿为300ns.在每一电压水平上均对器件各进行五次正负放电,相邻两次放电的时间间隔为5秒.     

MOS器件静电放电潜在性失效概述

各类微电子器件在向着微型化与集成化方向发展的同时,随之而来的便是其抗静电放电能力的下降。然而,静电放电不仅能够在微电子器件内部造成明显失效,而且能够在其内部造成潜在性失效。潜在性失效,是目前最具争议的一种失效模式,也最具威胁性。国内外研究人员在此方面积极开展了多项研究并取得了较大的进展,他们的研究结果表明:在MOS器件中确实存在静电放电潜在性失效问题。同时,在他们的研究中对MOS器件静电放电潜在性失效的损伤机理、检测方法等进行了相应研究。     

静电放电保护器件性能测试技术研究

为准确测试静电放电(ESD)保护器件的性能、解决ESD产生的辐射场及其高频反射对测试结果的影响,本文研制了基于微带设计和电磁场屏蔽理论的专用测试夹具,评价了该夹具的传输特性,建立了由高频脉冲模拟器、专用测试夹具和示波器等组成的测试系统.利用该系统测试了某型号ESD保护器件的限幅响应时间、箝位电压和峰值电流等性能参数.测试结果表明,该测试系统能够满足ESD保护器件性能测试要求,可广泛应用于ESD保护器件设计和优化研究.     

利用CuI掺杂NPB结构增强有机磷光电致发光器件的空穴注入

增强空穴注入能力是提高有机电致发光器件(OLEDs)光电性能的一个重要因素.采用碱金属化合物Cu I掺杂NPB结构作为器件的空穴注入层,制备了空穴注入能力增强的有机磷光器件.当发光亮度为1 000 cd/m2时,器件的驱动电压为6. 44 V,相比于参考器件降低了约2. 11 V;器件的最大功率效率为7. 7 lm/W,相比于参考器件提高了约71%;器件的最大亮度达到41 570 cd/m2.上述实验结果表明,优化的Cu I:NPB结构有效促进了器件的空穴注入和传输能力,从而降低了驱动电压,提高了发光亮度,改善了功率效率.     

功率器件芯片封装和静电放电失效分析

针对一般失效机理的分析可提高功率半导体器件的可靠性.利用多种微分析手段,分析和小结了功率器件芯片的封装失效机理.重点分析了静电放电(electrostatic discharge,ESD)导致的功率器件失效,引入了ESD电热理论模型.实验证明,该模型能快速准确地分析金属引线的抗ESD强度.     

新型低泄漏防闩锁ESD钳位保护电路

提出了一种新型抗静电泄放(ESD)钳位保护电路--栅控可控硅级联二极管串(gcSCR-CDS)结构.相比传统级联二极管串(CDS)结构,新结构利用插入的SCR管减小了钳位电路的泄漏电流和导通电阻,提高了电路的抗ESD能力;利用栅控的PMOS管,提高了维持电压,抑制了闩锁效应.0.35μm标准CMOS工艺流片结果表明,该结构泄漏电流为 12nA,抗ESD能力超过 8kV.     

静电放电火花点燃危险性分级方法研究

本文研究静电放电(ESD)火花的点燃危险性特征.根据静电放电火花的能量大小、放电火花空间分布范围和放电火花持续时间,研究静电放电火花实际点燃可燃物的可能性,总结了6种典型静电放电火花的实际点燃能力.根据数据序列理论,分析了静电放电火花点火源序列和可燃物危险性序列之间存在的关联性,对静电放电火花的实际点燃危险性进行定量评价,将工业生产条件下的静电放电火花点燃危险性分为4级,并对聚烯烃粉体生产工艺过程中典型和频发性的静电放电火花的点燃危险性进行了定量评价.     

静电放电火花点燃特性与危险性分级方法

由分析静电放电火花羔火过程的物理特征和静电放电火花的点燃特性。根据静电放电火花的能量大小、放电火花空间分布范围和放电火花持续时间,研究静电放电火花实际点燃可燃物的可能性大小,给出6种典型静电放电火花的实际点燃能力。根据灰色系统理论,分析静电放电火花点火源序列和可燃物危险性序列之间存在的关联性,对静电放电火花的实际点燃危险性进行定量评价,将工业生产条件下的静电放电火花点燃危险性分为4级。     

静电放电电磁脉冲辐照效应研究

基于传输线理论研究了静电放电电磁脉冲(ESD EMP)对电路的辐照效应机理,并建立了相关的数学模型.参照IEC61000-4-2标准,进行了ESD EMP辐照效应实验,同时实测了耦合板周围电场强度,实验结果表明,当受试设备电路板平行于水平耦合板(HCP)放置时,在电场强度类似的情况下,对水平耦合板(HCP)放电时的感应干扰电压普遍比对垂直耦合板(VCP)放电时高.将实验结果与模型分析比较,结果吻合良好,因此可以用此模型来研究静电放电产生的电磁脉冲场与电子系统的能量耦合问题.本文研究也表明现行的IEC61000-4-2标准存在不足,水平耦合金属板会改变静电放电电磁脉冲辐射场的入射方向,对测试结果影响较大,需要对被测设备(EUT)的摆放位置作进一步的规范.