图像边缘检测电路的FPGA设计

本文实现了基于FPGA的SOBEL算子图像边缘检测电路的设计。利用FPGA的流水线结构和并行阵列结构,由时序电路流水线读取数据,利用单行缓存并行输出产生SOBEL算子所需的3×3窗口数据,用加法运算替代乘法运算,实现SOBEL算子图像边缘检测系统的FPGA硬件电路构建。     

新结构重心法去模糊单元电路设计

为解决模糊控制器电路设计中的去模糊运算问题,提出了一种数模混合电路实现的模糊控制器去模糊运算单元电路设计。通过对折叠型G ilbert乘法器电路作适当的扩展,提出了多路乘法器的设计,实现了多个输入电压与一个共同的乘数电压的乘法运算,并应用该多路乘法器和运算放大器设计了归一化激活度计算电路。应用归一化激活度计算电路和加权求和电路组成了该新结构的去模糊单元电路。采用无锡上华0.6μm混合信号工艺参数设计完成。H sp ice模拟结果表明该单元电路可以完成去模糊运算工作,并作为子单元电路应用于模糊控制器的VLS I实现。     

基于QuartusⅡ的九十九进制计数器设计与仿真

在QuartusⅡ5．0软件环境下,将两片四位同步二进制加法计数器74161芯片通过一定方式连接在一起,可构成同步九十九进制加法计数器。采用整体置数方式,分别用十六进制法和十进制法设计,通过仿真,这两种设计方法都是正确的。十六进制法原理图较简单,不用加译码电路就可以实现低位芯片对高位芯片的控制;十进制法原理图相对复杂,但十进制符合人们的思维习惯。对设计出的原理图稍加改变,就可以构成任意进制的同步加法计数器。     

浅析一个实验电路的错误

分析了一个异步十进制加法计数器实验电路的错误，介绍了异步十进制加法计数器典型电路。     

基于流水线的复数阵列加法器的设计与实现

复数加法运算复杂,用硬件实现复数加法,需要使用数目众多的加法器,占用大量的面积。通过分析复数加法的运算过程,将计算过程流水化,对各加法器进行有效的复用,设计了一个阵列加法器的电路结构实现其功能,并将其用Verilog硬件设计语言描述后,在Modelsim6.0中完成了功能验证,在SyplifyPro7.0中完成了电路综合,并采用ISE7.1完成了布局布线。功能验证、电路综合及布局布线的结果表明设计正确,实现了复数加法运算,时序性能好,耗用资源少。     

加法链快速模幂运算的设计

指出了加法链是实现快速模幂运算的较好方法,但如何得到一个最优化的加法链以实现快速模幂运算是难解的非指数问题,窗口法提出了实现优化加法链的方法,但其窗口长度很难确定且只适用于较规整的输入序列.改进了窗口法,提出了变长窗口法优化加法链,成功解决了上述问题,给模幂运算提供了一个很好的方法.通过仿真实验,证明了其正确性和优越性.     

椭圆曲线加密体制的双有限域算法及其FPGA实现

提出一种支持椭圆曲线加密体制的双有限域算法。该算法可以同时完成素数域和二进制域上的运算,并且模数p和取模多项式可以任意选取。提出了椭圆曲线加密体制运算单元的设计方法,此运算单元可以同时完成素数域和二进制域上的所有运算,包括加法、减法、乘法、平方、求逆和除法。此外,描述了椭圆曲线加密体制的FPGA实现,最终的电路可以对任意长度密钥进行加密,并且支持素数域和二进制域上的任意椭圆曲线。     

集成运放加减电路通式的归纳

介绍集成运算放大器实现加减法运算电路及公式,并归纳出多输入加减电路的通式,从而减化运算放大器加减法运算电路的设计和计算。     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

一种新的具有复极点和零点的全通函数

用多个放大器ＯＡ和较为复杂的ＲＣ网络可构成全通函数，但若受功耗的限制，则只能用单个运放构成，这里提出用复极点和零点构成的一种新的二阶全通函数。该电路仅用一个运算放大器和简单的ＲＣ网络，具有极点频率偏移小，幅频增益较平坦等特点。     

全加结构抽取和补偿滤波器的高效实现

针对接收机设计中使用有限冲击响应(FIR)滤波器对级联积分梳状(CIC)抽取滤波器进行补偿滤波的问题,提出了一种全加结构无乘法运算的FIR补偿滤波器实现方式.通过对FIR补偿滤波器系数的近似,将滤波器系数用与它最接近的{2n}集合中的一个数表示,将滤波器乘法运算转换为移位运算,整个补偿滤波运算仅由滤波器阶数个加法单元构成.仿真结果表明,这种采用系数近似的算法在实现高速运算的同时,可以满足对CIC抽取滤波器进行补偿滤波的要求.     

MP3解码在数字信号处理芯片上的并行实现

由于MP3解码算法比较复杂,其中大多数运算是32位的运算,但是一些数字信号处理(DSP)芯片只支持16位的定点运算.为了在支持16位定点并行运算的数字信号处理(DSP)芯片上并行实现MP3解码程序,通过研究MP3定点解码程序中的运算特点和常用的支持16位定点并行运算的数字信号处理(DSP)芯片的特点,提出了MP3解码程序中32位的加法、减法和乘法运算在支持16位运算的DSP上的并行实现方法.实验表明,该算法充分利用了DSP芯片的并行功能,解码效果与参考C代码解码效果一致.     

计数器实现方法探究

通过一个例子,分析了加法计数器的设计方法。第一大类方法是触发器加门电路的设计方法,第二大类是由中规模集成电路构成计数器。通过对计数器的实现的总结使学生能够快速掌握设计方法。     

一种并行结构的H.264帧内预测器

提出了一种基于可重构设计的并行结构的H.264帧内预测器.在分析17种帧内预测值求解算法的基础上,利用其运算上的相似性,将所有运算单元集中到一个运算单元中.该运算单元可根据预测模式的不同对输入的数据安排相应的运算模块及数据通路,从而达到资源的最优化利用.在实际应用中,为了达到适时解码,系统同时安排4个并行运算单元以提高处理能力.实验表明,在50.5 MHz时钟时,本结构可以适时处理720×480,30帧/s的图像.     

多节点运算放大器电路的一种分析方法

本文讨论用导纳矩阵描述多节点运算放大器电路的有用方法。从散射方程出发,求得从无源网络导纳矩阵到有源网络导纳矩阵的转换规则。通过观察,直接由网络写出导纳矩阵,并由其求解电路。还以运算放大器校相器为例,说明如何利用此法有效地计算网络函数和输入导纳。     

直接与亚直接逻辑原理在极高速运算中的应用

首次提出了一类新的运算原理,"直接判定逻辑(电路)",用以获得高速计算的最佳性能.以这种新原理构造的基本运算单元使用无进位链逻辑电路,以减少其传送延迟.用二进位加法器和乘法器的例子来说明这个原理.这些例子显示了"直接判定逻辑"与典型的常规方法之间的比较.用这些新结构设计的电路可以结合到ASlC系统中,也可以作为通用运算单元,分析呈现出其实际应用的潜力.我们下一步目标是用ASIC硬件实现一些典型的电路单元.我们期望能表征器件的性能,并论证用CMOS实现的可行性.     

一种新的无漂移磁通测量方法

实现磁通测量，通常采用运算放大器和阻容网络构成模拟积分方法，完成对输入感应电压的时间积分，然而却存在着系统漂移问题，采用乘法与求和实现数字积分运算，系统硬件主要由高性能运算放大器、A／D转换器、单片机、等部件组成，编写必要的控制、滤波及运算软件支持，实现了放大、模数变换、定量、运算、显示等功能，由于不需要用电容来实现对输入量的积分，所以系统不存在传统电容积分所固有的漂移问题，根据此原理设计了电路并进行反复测试，系统稳定性、重现性均很好。     

基于粗糙集理论的RBF神经网络在LUCC分类浅析

将粗糙集作为神经网络的预处理单元,利用粗糙集消除冗余特征,减少神经网络的输入节点,降低了网络规模,加快了训练速度。粗糙集神经网络利用粗糙集原理进行知识的表达、推理和简化,利用神经网络的并行特点完成网络学习运算,能更有效地处理不确定、不精确及冗余的数据。结果表明,粗糙集简约后的决策信息放入RBF神经网络中进行运算,输出结果与BP网络运算结果进行对比,在运算时间和测试精度上均优于BP网络。     

基于电阻平衡条件的比例运算电路

为使比例运算电路的设计具有通用性,给出了任意比例系数的加减法运算电路,分析了比例系数与平衡电阻、反馈电阻的关系,将运算放大器输入端电阻的平衡条件转化为输入
信号比例系数的关系,并探索了输入端电阻平衡,比例系数取值关系变化时,加减法运算电路构成形式的变化情况,给出一些新的电路设计方案。扩大了比例运算电路的应用范围。     

一种双操作数的快速加法算法

研究了二进制双操作数快速加法的问题，基于双操作数加法时进位信号的特征进行分节，利用各节并行相加的原理，提出一种双操作数加法的快速 计算算法，该算法可在Ｏ（１）的复杂度下完成加法运算。