用CPLD实现的FIR滤波器

介绍一种在系统可编程逻辑器件（CPLD）设计FIR滤波器的方案,该方案采用Lattice公司ispLSI CPLD芯片,并利用窗函数法实现线性FIR数字滤波器硬件电路的方法,从而提高了FIR数字滤波器的实时性,设计一个十阶低FIR滤波器,并通过软件程序进行仿真验证和硬件实测,结果表明,此电路工作正确可靠,实时性好,灵活性强,能满足设计要求。     

有限冲激响应滤波器的设计与实现

提出了采用现场可编程门阵列(FPGA)器件实现有限冲激响应(FIR)数字滤波器的方案，并以一个8阶低通FIR数字滤波器的实现为例，设计并完成软硬件仿真与验证．结果表明，电路工作正确可靠，能满足设计要求．     

一种基于FPGA的高效FIR滤波器的设计与实现

该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus Ⅱ软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.     

基于分布式算法FIR滤波器的FPGA设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。针对采用常用方法设计实现FIR滤波器存在的问题,提出基于分布式算法设计并在FPGA上高效实现严格线性相位FIR滤波器的方案,通过编程仿真得到满意的结果。该方法实现FIR滤波器器件体积小、性能可靠、价格低廉、设计周期短,可作为高速数字滤波设计的较好方案。     

基于FPGA的高阶组合结构FIR数字滤波器设计

传统数字信号处理实验大都是基于Matlab软件的滤波器设计和仿真,为满足工程上实时性的要求,设计了一个以FPGA处理器为核心的FIR数字滤波器实验。为了兼顾运算速度和硬件资源消耗,采用8路并行乘加运算的组合结构,在FPGA平台上实现了511阶的高阶FIR带通滤波器。通过实验进一步研究了A/D采样位数不同时,滤波器系数量化位数对滤波性能和频率响应曲线精度的影响。实验结果表明,当输入模拟信号分别使用8bit和12bit采样时,滤波器系数量化位数分别取11位和13位,得到的幅频响应精度最高,硬件资源消耗最少。     

基于FPGA并行分布式算法的FIR滤波器的实现

采用FPGA实现FIR数字滤波器硬件电路的方案,基于只读存储器ROM查找表的并行分布式算法,设计文件采用Verilog HDL语言进行描述.该设计方案在MAX PlusⅡ上进行了实验仿真和时序分析.结果表明:它克服已有软件和硬件难以达到的对信号处理缺陷,既具有实时性,又兼顾了一定的灵活性,完全可以达到实际应用的要求.另外,对优化硬件资源利用率、提高运算速度等工程实际问题也进行了探讨.     

基于FPGA的在线可重配置数字下变频器的设计与实现

研究基于现场可编程门阵列(FPGA)的在线可重配置数字下变频器,实现了根据输入信号的3个参数(中频信号频率、中频信号带宽和中频信号采样率)自动生成最优的数字下变频器(DDC)结构和DDC参数的方法. 同时实现了一种优化的FIR滤波器,与传统FIR滤波器相比,利用FIR滤波器线性相位和系数对称的性质,采用预相加的方法减少1/2的乘法运算量,实现了资源占用率和速度之间的平衡,节省FPGA资源. 实验结果表明了该方法的灵活性和有效性.      

直扩系统中匹配滤波器的FPGA实现及优化设计

数字匹配滤波器也称作数字相关器,文章介绍了数字匹配滤波器在FPGA上的实现方式,对于卫星通信等领域中要求的匹配长度较长而导致的器件消耗增大,讨论了资源优化的途径,并对比2种优化方式,给出了经改进后的逻辑复用的FIR结构;综合结果表明,该结构能有效地节省器件的消耗。     

基于FPGA的FIR和IIR数字滤波器的设计

数字滤波器是一种广泛采用的信号处理部件,其基本的两类FIR和IIR各有特点,而用FPGA实现可使其实时性得到满足,得到了人们的认可.本文介绍了一种在Simulink仿真后,再借助DSPBuilder将其转换可单独使用的模块的方法,该方法可使人们更方便地使用PFGA,最后还通过仿真试验证明了两类滤波器的优劣.     

基于DA算法的FIR滤波器硬件实现

高速FIR滤波器是数字接收机中中频处理的关键组成部分，传统的基于通用DSP的实现方法往往满足不了要求，而基于FPGA的硬件设计在速度上有很大的优势。因此，研究了采用DA算法的FIR硬件设计，分析了如何在逻辑资源占用和处理速度上进一步提高性能，并以16抽头8 bits FIR滤波器为例在XCS05的FPGA芯片中进行了实现。     

基于DSP Builder的FIR滤波器的设计

针对目前使用FPGA实现FIR滤波器过程中编写Verilog HDL困难的问题,本文以ALTERA的QuamasⅡ为例,给出了一种通过MATLAB建模、采用以DSP builder为中介的方法,实现设计FIR滤波器的最简流程。     

基于FPGA的FIR和IIR数字滤波器的设计

数字滤波器是一种广泛采用的信号处理部件,其基本的两类FIR和IIR各有特点,而用FPGA实现可使其实时性得到满足,得到了人们的认可.本文介绍了一种在Simulink仿真后,再借助DSPBuilder将其转换可单独使用的模块的方法,该方法可使人们更方便地使用PFGA,最后还通过仿真试验证明了两类滤波器的优劣.     

分布式算法FIR滤波器在FPGA上的实现

本文介绍了FIR滤波器和分布式算法的原理。给出了在FPGA中用查找表实现FIR滤波器的算法设计,并进行了验证。     

FIR数字滤波器的FPGA实现

介绍了数字滤波器FIR的原理、应用领域及设计思想,比较了各种实现FIR滤波器方法的优缺点,说明了利用Matlab、 DSPBuilder、QuartusII 等软件以FPGA实现16阶低通FIR滤波器的步骤及方法.     

基于FPGA的16阶FIR滤波器的设计与实现

分析FIR滤波器的结构特点和基本原理,提出FPGA实现数字信号处理的方案.基于Matlab用窗函数法对FIR滤波器进行了设计,确定了滤波器的系数,最后用VHDL语言实现了16阶常系数FIR滤波器,并用QuartusⅡ软件对滤波器进行了逻辑仿真,结果符合设计预期.     

基于FPGA与Matlab的最优FIR数字滤波器设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件,针对常用的软、硬件方法设计实现FIR滤波器存在的问题,提出采用Matlab的切比雪夫等波纹逼近方法．设计并在FPGA上高速并行实现,严格线性相位FIR滤波器的方案。     

用FPGA实现FIR数字滤波器的新方法

在介绍用FPGA设计FIR数字滤波器常用的正则有符号数字量（CSD）编码技术和分布式算法（DA）的基础上,提出了一种改进的实现方法.该方法根据滤波器系数的特点将滤波器分为两个部分,一部分采用CSD编码技术设计,一部分采用DA算法设计.通过Quartus2软件仿真,在Cyclone EPEC6Q240C8芯片上实现了多个FIR数字滤波器.实验结果表明：改进的实现方法在一般情况下更加节约芯片面积,且实现的FIR数字滤波器完全达到了性能要求.     

基于FPGA的字串行FIR滤波器的实现

根据字串行算法,使用字串行加法器、字串行乘法器和延时器基本功能模块,构建了一种基于FPGA的字串行FIR滤波器.与传统的位串行方式相比,构建的字串行FIR滤波器提高了运行速度,减少了硬件消耗,可更好的协调速度与占用面积的关系.并通过几种5阶FIR滤波器实现性能的比较,得出字长N=2的字串行FIR滤波器具有最小的面积—时间积.     

有限数字滤波器的设计与仿真

为了减小FIR滤波器设计规模,根据FIR滤波器的线性特性,使用分布式算法作为滤波器的硬件实现算法,并利用MATLAB软件设计所需要的FIR数字滤波器（低通）。然后将整个滤波器划分为多个功能模块,利用VHDL语言和原理图输入两种设计技术进行了各个功能模块的设计,用QUARTUSⅡ进行了仿真,并用MATLAB对仿真结果进行了分析。其设计结果表明只需将查找表进行相应的改动,就能分别实现低通、高通、带通FIR滤波器,体现了设计的灵活性。     

一种在FPGA上实现FIR数字滤波器的资源优化算法

针对原有在FPGA上实现高速FIR滤波器的移位加算法,进一步分析了算子调度的具体过程,讨论了在不同情况下该算法所能达到的最省资源的算子调度方案,并提出了优化的具体规则。在Xilinx spartan3系列FPGA上的实现结果表明,对于16阶固定系数FIR滤波器,相比于原有的移位加算法以及Xilinx Coregen^TM生成的同等规模的分布式算法滤波器,采用优化算法后的FIR滤波器可节省资源分别达11.7%和29.7%。