大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大，集成电路的可测性设计正变得越来越重要．综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法，并分析比较了这几种设计方案各自的特点及应用策略．     

边界扫描技术在PCB可测性设计中的应用

运用边界扫描技术，对PCB可测性设计进行了研究，给出了具体实现方法，并实现几种电路板的可测性设计。结果证明该方法有效缩短了电路板开发周期，降低了维修测试费用，具有较大的实用价值。     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大，芯片的可测性设计正变得越来越重要。研究了目前较常用的边界扫描测试技术的原理、结构，并给出了边界扫描技术的应用。重点研究了基于边界扫描的外测试方式，即电路板上芯片间连线的固定故障、开路和短路故障的测试；利用硬件描述语言Verilog设计出TAP控制器，得到TAP状态机的仿真结果。     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大,芯片的可测性设计正变得越来越重要.研究了目前较常用的边界扫描测 试技术的原理.结构,并给出了边界扫描技术的应用.重点研究了基于边界扫描的外测试方式.即电路板上芯片间 连线的固定故障.开路和短路故障的测试,利用硬件描述语言-Verilog设计出TAP控制器,得到TAP状态机的仿 真结果.     

嵌入式存储器在SoC中的可测性设计

随着半导体工艺的发展,SOC芯片的规模越来越大,工艺尺寸却越来越小,并且内嵌的存储器在芯片中所占的比例也越来越大,传统的存储器可测性技术受到严峻的挑战,针对存储器的可测性技术及其在SOC中的实现进行了介绍和讨论.     

嵌入式存储器在SoC中的可测性设计

随着半导体工艺的发展,SOC芯片的规模越来越大,工艺尺寸却越来越小,并且内嵌的存储器在芯片中所占的比例也越来越大,传统的存储器可测性技术受到严峻的挑战．针对存储器的可测性技术及其在SOC中的实现进行了介绍和讨论。     

模拟及混合信号芯片的可测性设计

对现有模拟及混合信号芯片可测性设计方法从测试内容、测试信号传输路径、测试信号产生及检测方式等不同角度进行了分类和分析比较。研究指出，在测试内容方面，基于结构的方法由于可得到较高的故障覆盖率并容易对其进行量化计算，因此被认为是今后发展的主要方向；在测试信号传输路径方面，基于总线的方法具有较易实现标准化的优点；而在测试信号产生及检测方面，内建自测试可大大降低测试所需代价，因此有较大的研究应用前景．统一的低测试代价和高故障覆盖率的模拟及混合信号芯片可测性设计方法的产生对于芯片设计来说将是进一步发展的要求和保障．     

分支结构电路的可测性设计优化

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.     

基于UWB的128点FFT处理器的可测性设计

介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.     

可测性电器虚拟设计技术

针对电器行业产品设计的现状,提出了综合产品数值分析设计、样机测试、虚拟产品测试及其性能评估的可测性电器虚拟设计新技术;并在该项设计技术实施流程的基础上,分析了可测性电器虚拟设计的关键技术问题,且针对性地提出了相应的解决方案和技术措施.     

雷达系统级测试的边界扫描方法

研究雷达机内自测试ＢＩＴ的实现及雷达系统级测试。依据结构可测性设计方法,采用可编程逻辑器件设计电路板级测试单元,把芯片级边界扫描扩展到雷达系统级测试,并将该方法应用到雷达信号处理机中,给出了板级边界扫描结构和系统级测量试的组成结构。     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

可测试性设计在仿真中应用研究

电子系统的设计必须考虑可测试性.论述减少测试数量和简化测试程序的方法,讨论测试设计中的扫描设计和边界扫描等问题     

提高航空发动机测试性的结构设计方法及应用

航空发动机可测试性作为一项重要设计指标已贯穿于发动机设计和使用的全寿命工作过程中,测试结构的设计是保障航空发动机可测试性目标实现的一项重要工作。为满足可测试性要求,结构设计方案应根据不同的测试项目和测试需求,分析所处的应用环境,进行有针对性的设计。通过对测试项目的分类和测试需求的分析,以国内某系列发动机测试结构设计为基础,对航空发动机上的典型测试结构方案的特征、应用范围以及具体结构实现方法进行分析和研究,这些方案在发动机实际工作中得到了有效的工程验证,其结构可靠,可以满足测试需求。     

基于难测故障冲突分析的非扫描可测性设计

时序电路的测试生成非常复杂.时序电路的可测性设计对于指导电路设计及测试生成是十分重要的.基于对在测试生成过程中的难测故障进行冲突分析,提出了一种新的评价电路可测性的测度conflict+,并在此基础上提出了一种两阶段的非扫描可测性设计方法.这种新的测度可以体现出时序ATPG中的绝大部分特征.运用该方法对一些实验电路进行可测性设计后,结果表明比近期的两种非扫描可测性设计方法nscan和lcdft在故障覆盖率、测试效率等方面都取得了更好的效果.     

部分扫描设计中扫描链的选取

提出了部分扫描可测性设计中扫描链的选取方法，选取最小的触发器集至扫描链能打断电路中所有的反馈，同时使得电路成为流水线结构，采用组合电路的测试生成算法，理论上对于所有的非冗余故障可达到完全的故障覆盖率。