时序逻辑网络设计的矩阵方法

本文在前文时序逻辑网络的矩阵分析的基础上,提出同步时序逻辑网络设计的矩阵方法。它适用于多变量网络的设计,并可编制程序,上机操作。至于异步时序逻辑网络的设计,作者将在以后的文章中给出。     

时序逻辑网络计算机辅助分析的一种方法

本文给出时序逻辑网络分析的一个计算机算法,利用该算法所编程序占用内存少,操作速度快,适用于多变量网络的逻辑分折.     

扩展Tempura语言统一模型检测算法

针对扩展区间时序逻辑目前没有可用的统一模型检测算法的问题,找到了该逻辑可执行子集即扩展Tempura语言的可判定子集——首先限定该逻辑一阶部分的常量与变量均为有穷可枚举类型,然后加上该逻辑的命题部分.在此基础上,提出了扩展区间时序逻辑统一模型检测算法,以判定由上述定义的语言子集所书写的规范程序是否满足命题版扩展区间时序...     

卡诺图法化简六变量逻辑函数

探讨了用卡诺图化简六变量的逻辑函数的方法及相邻项的正确判断。指出了用卡诺图法化简多变量逻辑函数与少变量逻辑函数之间的差异,并用该方法对六变量逻辑函数进行了实例化简分析.     

时序逻辑网络设计的一种简便算法

本文导出了触发器的激励方程,从而给出了同步时序逻辑网络设计的一种简便算法.该算法容易编程,便于上机操作,适用于多变量网络设计.     

人工智能中的时序逻辑研究

时序逻辑是人工智能研究领域的重要内容之一,文章讨论各种不同的时序逻辑在本体基元、时序结构、时间约束和时间算子选择等四个方面的区别,分析基于点和基于区间时序逻辑的优缺点,研究线性时序逻辑与分支时序逻辑的主要区别.同时,基于时序逻辑对单Agent形式化公理及多Agent协商公理体系的构建进行了初步讨论.     

时序Rough逻辑及其在数据分析中的应用

提出一种时序Rough逻辑,定义了时序算子及其作用于Rough逻辑公式上的意义．描述了这种逻辑的语法和语义．论述了时序Rough逻辑中的语义模型是一个无限状态序列,其中每一状态都描述了当前时刻和场景点上信息系统的信息．从当前状态到下一状态的变换是遵循时序Rough逻辑演算的,它必须保持知识不变,也就是属性和讨论的对象不变,而属性关于对象的特征值,即属性值随着时间和场景变化而可以变化．因此。在信息系统上作决策、数据约简和信息粒化等都将产生影响,由此可见时序Rough逻辑将是动态地处理信息系统的理论工具,也将是合理地解决和处理不一致信息表的较好方法．     

一种基于积项扩展的大变量多输出逻辑优化算法的设计与实现

提出的算法是根据给定的输入积项计算出无共享积项的假集矩阵、阻塞矩阵和覆盖矩阵,对阻塞矩阵和覆盖矩阵依据最小列覆盖的选择算法得到最小列覆盖集合和提升集合,形成输入积项扩展后的积项形式.对于二级SOP型的多输入多输出逻辑函数,设计了基于积项扩展的多输入多输出集成电路逻辑优化软件,允许的最大输入变量数为128、最大输出变量数为256、最大输入输出变量总和为300、最大输入积项数为20 000,并通过了Benchmark例题的测试和正确性验证.     

一种基于积项扩展的大变量多输出逻辑优化算法的设计与实现

提出的算法是根据给定的输入积项计算出无共享积项的假集矩阵、阻塞矩阵和覆盖矩阵，对阻塞矩阵和覆盖矩阵依据最小列覆盖的选择算法得到最小列覆盖集合和提升集合，形成输入积项扩展后的积项形式．对于二级SOP型的多输入多输出逻辑函数，设计了基于积项扩展的多输入多输出集成电路逻辑优化软件，允许的最大输入变量数为128、最大输出变量数为256、最大输入输出变量总和为300、最大输入积项数为20000，并通过了Benchmark例题的测试和正确性验证．     

多输入多输出单边逻辑函数优化系统的设计研究

逻辑综合的作用是在功能等价的条件下减少电路中的元件数目,使电路体积减少、能耗降低、故障率下降、稳定度提高。对于超大变量多输入多输出逻辑函数优化,存储开销对输入变量呈2幂次方增长。针对多输入多输出单边逻辑函数的特性,通过引入特征矩阵和状态矢量的描述,求解多输入多输出单边逻辑函数补集,以积项扩展为基础,完成多输入多输出单边逻辑函数无冗余覆盖。编程实现了多输入多输出单边函数逻辑优化的算法,对影响单边函数逻辑优化效率的因素(输入变量数、输出变量数、积项数和无关因子)进行了分析,软件系统在奔腾1.8 MHz、512 M的计算机上通过了正确性验证与测试。测试结果表明性能良好,有效的降低了系统的存储空间和时间开销。     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

浅析逻辑函数化简中最简式的判断依据

逻辑函数是分析和设计数字电路的数学依据和基础,用化简后的表达式构成逻辑电路可节省器件,降低成本,提高工作的可靠性,因此将逻辑函数化简为最简式是至关重要的.一般情况下,最简式的判断无一定律可遵循,比较困难.本文介绍了三种判断逻辑函数最简式的依据,并将其实用性在"代数法"、"卡诺图法"两种化简方法中分别进行了举例说明.     

脉冲异步电路的设计与仿真

该文针对大学计算机专业《数字逻辑设计》课程中脉冲异步时序逻辑电路的教学提出改进,将触发器的特性方程和时钟条件加以综合设计,采用仿真软件对设计方案进行验证,并示范在脉冲异步时序电路设计中的运用,有助于学生理解和掌握脉冲异步时序电路的设计和仿真方法。     

微处理器总线刍议

主要讨论了微处理器的总线分类，分析了同步总线和异步总线的时序特点和使用要点，并介绍了接口相关电路。     

考虑Cp的特性方程和状态方程及其分析应用

本文论述了时钟脉冲Ｃｐ在分析时序逻辑电路中的重要性，以及怎样把Ｃｐ当成一个输入变量来建立更严密的特性方程和状态方程，并探索了考虑Ｃｐ的状态方程在判断竞争冒险现象方面的应用。     

发动机活塞环包装线气控逻辑线路综合

结合活塞环自动包装线气动控制线路的设计，分析、了各种逻辑线路综合方法，探讨了多变量、多昨一路综合过程中方法的应用。     

基于LINUX网桥实现隔离网闸技术的应用

网闸是网络安全防护手段之一,传统方法是硬件实现,成本高、控制复杂.本文提出了一种逻辑网闸技术,基于Linux网桥的Ebtables架构,可以在链路层截获数据,并利用逻辑开关实现单向数据通过以及应用层过滤等功能,从而在软件上实现了一个物理隔离网闸的作用.     

同步时序网络的快速设计法

数字电子技术中,时序网络的设计比较复杂.这是因为时序网络中还包含有记忆单元用以记住作用于该网络各输入信号的过去情况,并以状态变量的形式反馈于时序网络的输入.本文提出一种通用的网络结构以及怎样满足各种不同逻辑功能要求时,如何去编制网络中PROM中的数据.     

Design and Tool Flow of a Reconfigurable Asynchronous Neural Network Accelerator

Convolutional Neural Networks(CNNs) are widely used in computer vision, natural language processing,and so on, which generally require low power and high efficiency in real applications. Thus, energy efficiency has become a critical indicator of CNN accelerators. Considering that asynchronous circuits have the advantages of low power consumption, high speed, and no clock distribution problems, we design and implement an energy-efficient asynchronous CNN accelerator with a 65 nm Complementary Metal Oxide Semiconductor(CMOS) process. Given the absence of a commercial design tool flow for asynchronous circuits, we develop a novel design flow to implement Click-based asynchronous bundled data circuits efficiently to mask layout with conventional Electronic Design Automation(EDA) tools. We also introduce an adaptive delay matching method and perform accurate static timing analysis for the circuits to ensure correct timing. The accelerator for handwriting recognition network(LeNet-5 model)is implemented. Silicon test results show that the asynchronous accelerator has 30% less power in computing array than the synchronous one and that the energy efficiency of the asynchronous accelerator achieves 1.538 TOPS/W,which is 12% higher than that of the synchronous chip.     

同步时序电路设计新方法

本文在研究具有冗余态的同步时序电路的自启动问题的基础上,提出同步时序电路的设计新方法。它不仅适合于具有冗余态的同步时序电路的设计,也运合于完全确定的同步时序电路的设计。新方法的特点在于,直现、简捷、更易于求得能自启劫的最简逻拜函数。