利用可编程器件设计DVB-C系统中的RS编码器

通过对RS码的原理和算法进行研究和比较,我们认为使用Berlekamp算法在利用FPGA设计RS编码器时占用的硬件资源较少.本文的重点部分说明应用Berlekamp算法设计编码器的方法和过程.     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

差分跳频系统串行级联编码器的设计与改进译码

针对短波差分跳频系统,设计RS码与差分跳频G函数串行级联的编码系统.差分跳频G函数内码采用改进的最大后验算法译码,大大简化了译码复杂度,改善了系统的误码性能,交织采用40×40块交织器,外码RS(15,9)采用Berlekamp Massey译码算法.仿真结果表明,本算法克服了传统短波差分跳频G函数译码的缺点,系统性能得到较大改善.     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了 RS编码器     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及FPOA和VHDL的基本特点,并根据RS编码器原理,按照自上而下的思想,利用VHDL在FPGA芯片上实现了RS编码器.     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例，参照Berlekamp比特串行乘法器，提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器，可以达到较高的吞吐率，从而可以采用FTGA／CPLD实现高速RS编码。     

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法，提高了编码电路中乘法器模块的运算速度，并对传统的编码电路进行优化，从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7．0软件，设计了RS(15，9)编码器，通过仿真及软、硬件验证了设计的正确性。     

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.     

RS(255,239)码编码器的设计与实现

分析研究了 RS码的编码原理 ,使用 MAX+PLUSII软件和 VHDL硬件描述语言 ,采用自顶向下设计方法设计 RS(2 5 5 ,2 3 9)码编码器 ,并装入一片到 Altera公司的 FPGA芯片 EP1 K3 0 TC1 44 - 3 ,而且就工作频率和器件面积问题对设计进行了改进 .     

基于FPGA的RS编译码算法

RS码由于其优良的纠错能力而得到广泛的应用。本文介绍了RS码的编解码算法,并利用FPGA仿真软件检验所设计的RS（31,19）的编解码算法是否正确,给出仿真结果。     

CMMB系统RS解码器设计与实现

设计并实现了一款基于伴随式计算、修正欧几里德算法、钱氏搜索和福尼算法的RS解码器.利用MAT-LAB进行了算法层的仿真,采用VCS、ISE和Design Compiler工具,对提出的RS解码器进行了功能验证、FPGA综合和ASIC综合.结果表明,设计所用门数接近业界最高水平.设计的RS解码器通过了CMMB系统测试,已经用于CMMB系统芯片集成.     

基于FPGA的RS编码器的设计与实现

Reed-Solomon(RS)码是一种重要的纠错码,它对随机性和突发性错误有极强的纠错能力,广泛应用于数字视频广播(DVB)系统和其它数字通信领域.本文介绍了用现场可编程门阵列(FPGA)实现DVB系统中的RS编码器的原理和工作过程,并给出了实现电路及其仿真的输出波形.     

远距离串行通信接口电路的设计

运用MAX487芯片设计完成了实用型RS－485通信接口，实现了RS－232 通信接口与RS－485通信接口的转换，其性能稳定可靠，同时介绍了使用计算机的RS－232串行通信口同MCS－51系列单片机进行远距离串行通信的软件及硬件设计的思想和方法。     

高顽存性存储网格的构架与性能分析

为提高海量数据存储的可靠性,结合RS(Reed-Solomon)算法和网格技术提出了高可靠性存储网格的整体构架,设计并实现了RS数据存取中间件,理论上证明了系统的数据存储可靠性。通过性能测试,系统具有极高的读写性能。该系统的实现可很好地解决海量数据存储的可靠性问题。     

RS编码算法及FPGA实现

本文在分析RS编码原理的基础上,分析了RS编解码的实现方式并在一个FPGA芯片实现多种RS编码方案,设计出适应于不同信道的RS码编码器,该设计结果在实际应用中得到验证。     

基于AVR实现RS码的时域译码及其加速算法

RS码通常的译码方法是频域译码。文中介绍和分析了基于时域的RS码译码算法和它的一种加速算法,并结合AVR单片机的高速计算性能对这两种算法进行了仿真实验,根据实验结果对两种算法的性能进行了比较,实验表明,加速算法的效率明显高于前者。     

RS编译码算法及在战术数据链中的应用

目前，纠错编码技术在通信及计算机领域应用非常广泛，其中里德一索罗蒙码(Reed-Solomon，简称RS码)以其纠正突发错误特别有效且实现简单的优点成为研究最多的码类之一。本文主要讨论了RS码的编译码算法，又给出了RS码在战术数据链系统中的典型应用，并对其纠错性能进行了仿真研究，仿真结果表明，当信噪比大于9dB时，系统性能得到了很大的改善。     

对RS攻击的分析及抗RS攻击的隐写算法

基于位图的隐写分析方法较有效的检测算法是RS法，其检测率达到0．05bpp。通过对RS法的分析，提出一种针对该方法的隐写算法，使隐藏率达到0．2bpp。     

基于FPGA的级联码译码器的设计与实现

介绍了一种基于FPGA的级联码译码器的设计及其实现,给出了其系统结构,该级联码由RS码、卷积码以及交织器构成。其中内码卷积码采用viterbi译码,由分支路径度量,加比选和幸存路径度量等几部分组成,交织器采用块交织,交织宽度为204,交织深度为4;外码RS码采用BM迭代算法,由伴随式的计算、关键方程的求解、钱控索和Forney算法等几部分组成。