数据选择器逻辑功能的通用性

数据选择器是一种能从多个输入数据中有选择地将一个输入数据送到输出端的组合逻辑电路。本文分析了数据选择器可实现一般与或逻辑函数 ;根据逻辑反函数的一种特殊表示形式 ,指出数据选择器可直接实现与或非逻辑函数 ;并分析了引入反馈后可将数据选择器构成具有选择功能的时序网络。     

数据选择器逻辑功能的通用性

数据选择器是一种能从多个输入数据中有选择地将一个输入数据送到输出端的组合逻辑电路。本分析了数据选择器可实现一般与或逻辑函数；根据逻辑反函数的一种特殊表示形式，指出数据选择器可直接实现与或非逻辑函数；并分析了引入反馈后可将数据选择器构成具有选择功能的时序网络。     

用MSI数据选择器实现逻辑函数的方法讨论

目的讨论用中规模器件实现组合逻辑函数时,函数变量数小于数据选择器的地址变量数的情况。方法详细阐述了数据选择器的原理及应用,从逻辑函数表达式、真值表和卡诺图3方面进行分析。结果得出用MSI数据选择器设计组合逻辑函数能够实现任意组合逻辑函数,并通过实例验证了其有效性。结论用MSI数据选择器可实现任意组合逻辑函数。     

数据选择器在数字电路中的应用

数据选择器是数字集成电路中应用广泛的中规模集成器件,利用数据选择器设计组合逻辑电路具有一定的应用价值,能解决常规门电路设计中存在的不足,提高设计水平.以74LS151为例介绍了数据选择器的工作原理及应用.     

基于数据选择器输出函数关系的逻辑电路设计

为完善用数据选择器进行组合逻辑电路设计的方法, 分析了数据选择器输出函数的与或形式逻辑表达式, 发现利用输出原函数、输出反函数互为反函数的关系, 对于某些逻辑问题的设计可使数据选择器的数据输入端有变量接入时都为原变量, 而不需要附加非门对反变量进行取非运算, 简化了电路结构。     

用数据选择器和译码器的组合优化逻辑设计

介绍一种用数据选择器和译码器的组合优化逻辑设计的方法.该方法可减少数据选择器芯片及门电路使用的数量.文中给出几个实例.     

用数据选择器和译码器的组合优化逻辑设计

介绍一种用数据选择器和译码器的组合优化逻辑设计的方法．该方法可减少数据选择器芯片及门电路使用的数量．文中给出几个实例．     

基于CD4512逻辑数据选择器设计

以CD4512八选一数据选择器作为核心元件,利用74LS161产生二进制的信号,当产生的信号与所需要的信号相同时,4 51 2输出高电平(1),若与要求不相符则输出低电平(0)。文章就是以实验设计逻辑数据选择器的过程讲述了74IS161同步加法计数器与八选一数据选择器。     

利用译码与数据选择器实现组合逻辑函数法

针对单一逻辑部件难以实现更多变量的逻辑函数问题,提出了一种译码器与数据选择器结合的组合逻辑函数实现方法,给出了组合逻辑函数实现的卡诺图和逻辑电路图,导出n位译码器与m位数据选择器结合实现变量个数为n m的任意组合逻辑函数的结果,得出利用中规模集成电路数据选择器与译码器组合实现逻辑设计是一种行之有效的方法。     

多路数据动态扫描显示电路

多路数据显示,可分为静态显示和动态显示两种,静态显示稳定可靠,但电路复杂,尤其是当被显示的数据路数越多时,制造成本也越高,这～矛盾非常突出,动态显示方式由于可以公用泽码驱动电路,所以显示器件可以并联相接,不仅节省器件,而且简化方便了电路布局,在多路显示方面有比较明显的优势,图（1）为四路数据的动态显示电路．图中,F;,F。为双四选一数据选择器,构成一个四选一四位数据选择器,每个四选一数据选择器,选出四位数据中的一位．P。为七段译码驱动器,接受被数据选择器选中的四位数据进行详码,去驱动四个并联的七段…     

数据选择和译码显示的实验设计

数据选择器和译码器是数字集成电路中应用较多的器件之一，该文通过具体电路分析了利用数据选择器、显示译码器、变量译码器和计数器等器件构成的数据选择分时传输组成动态译码显示电路，阐述了所述电路在实验教学中所能达到的目的。     

基于FPGA的高分辨率贝尔CFA插值算法的设计与实现

实现了基于FPGA的双线性CFA插值算法。该算法的处理对象是每个像素为8 bit的XGA@15 Hz的Bayer模板数据,目的是能得到每个像素是24 bit的XGA@15 Hz的彩色图像数据。输入的数据先进入缓存模块,缓存模块是由FPGA内部的双口的RAM构成,从缓存中输出的数据被分成奇行组和偶行组,然后奇行组的数据经选择器进入奇行奇列运算块和奇行偶列运算块,偶行组的数据经选择器进入偶行奇列运算块和偶行偶列运算块,最后在插值控制模块的作用下,各运算块处理的数据经输出选择器输出。     

基于FPGA的高分辨率贝尔CFA插值算法的设计与实现

实现了基于FPGA的双线性CFA插值算法。该算法的处理对象是每个像素为8 bit的XGA@15 Hz的Bayer模板数据,目的是能得到每个像素是24 bit的XGA@15 Hz的彩色图像数据。输入的数据先进入缓存模块,缓存模块是由FPGA内部的双口的RAM构成,从缓存中输出的数据被分成奇行组和偶行组,然后奇行组的数据经选择器进入奇行奇列运算块和奇行偶列运算块,偶行组的数据经选择器进入偶行奇列运算块和偶行偶列运算块,最后在插值控制模块的作用下,各运算块处理的数据经输出选择器输出。     

利用中规模集成电路进行逻辑设计

用基本逻辑门电路、多路数据选择器、译码器实现全加器的设计方法。     

数据选择器及其应用

本文介绍集成电路数据选择器的功能及其在数据传输和函数发生器方面的应用。     

利用中规模集成电路进行逻辑设计

用基本逻辑门电路、多路数据选择器、译码器实现全加器的设计方法     

不同度量下集成属性选择器的对比研究

研究分析了集成属性选择器在不同度量下的分类表现。借助邻域粗糙集,应用3种不同的度量-局部近似质量、局部条件熵、局部邻域决策错误率,构建不同的集成属性选择器。在6组UCI数据集上的实验结果表明,相比于局部近似质量与局部条件熵,在使用局部邻域决策错误率时,对应的集成属性选择器最多能提升将近36%的分类准确率。     

逻辑函数发生器的构成方法：数字MSIC的应用

本文就数字ＭＳＩＣ数据选择器和译码器构成逻辑函数发生器的一般规律进行探讨。     

MUX综合技术研究

本文提出了用数据选择器(MUX)综合组合逻辑电路的几种新技术。这些技术对逻辑设计人员是有用的。     

数据选择器实现逻辑函数的最简方法初探

本文就利用数据选择器实现逻辑函数的问题进行研究，引入了矩阵和概率的方法，对电路的最简设计作了初步探讨。