基于STN-LCD控制驱动器的低功耗技术

基于一款超扭曲阵列液晶显示（STN—LCD）控制驱动器的专用集成电路（ASIC）的设计与实现,从功耗管理、时钟规划和总线仲裁三个方面阐述了低功耗系统规划方法;并分析了门控时钟、重定时和逻辑优化等低功耗技术在指令译码器、显示数据存储体等模块中的电路实现．上述方法对高性能的液晶显示控制驱动电路的低功耗设计具有重要的借鉴作用和参考价值．仿真结果表明经过功耗优化设计后的液晶显示控制驱动器的各个数字电路模块的功耗都大为降低．     

TTL与非门的改进和发展

数字集成电路的工作速度和功耗是两项重要的技术指标,普通TTL与非门电路尚不能满足高速度、低功耗的要求.因此,出现了各种改进电路的系列产品.国产TTL集成电路共有5个系列:T100、T2000、T3000、T4000和T000系列.对应的国际系列如表1所示.     

基于阈算术代数系统的电流型BiCMOS多值加法器设计

通过分析电流型BiCMOS电路特点,并以和图为阈算术函数的图形表示,设计出基于阈算术代数系统的电流型BiCMOS多值加法器.通过设计实例,阐述了运用和图将逻辑函数转化为阈算术函数的电流型BiCMOS多值加法器设计方法.HSPICE模拟结果表明,所设计的电路具有正确的逻辑功能和良好的瞬态特性.该电路设计不仅使得阈算术代数系统设计的研究得到进一步的完善,而且使得多值加法器的设计更加简单、直观有效,在性能上也得到优化.     

一种高性能的BiCMOS带隙基准电压源

提出了一种新颖的利用负反馈环路以及RC滤波器提高电源抑制比的高精密CMOS带隙基准电压源．采用上海贝岭的1．2μm BiCMOS工艺进行设计和仿真,spectre模拟表明该电路具有较高的精度和稳定性,带隙基准的输出电压为1．254V,在2．7V-5．5V电源电压范围内基准随输人电压的最大偏移为0．012mV,基准的最大静态电流约为11．27μA;当温度-40℃-120℃范围内,基准温度系数为1mV;在电源电压为3．6V时,基准的总电流约为10．6μA,功耗约为38．16μW;并且基准在低频时具有100dB以上的电源电压抑制比（PSRR）,基准的输出启动时间约为39μs．     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

采用电容耦合的能量回收电路

为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路。该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目。利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失。该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化。基于TSMC0.35μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较。Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%~31%。该电路与传统的CMOS电路比较,能耗大大降低。     

一种超低功耗的低压差线性稳压器环路补偿方法

针对低压差线性稳压器(LDO)电路设计中为改善环路补偿的稳定性增加电流缓冲电路而带来额外功耗的问题,提出一种嵌入式LDO环路补偿方法。该方法在原LDO的误差放大器模块中,嵌入一个由晶体管和电容组成的电流缓冲电路,该结构与误差放大器的共源共栅输出级共用晶体管,由于整体电路中不增加新元器件,因此消除了引入缓冲电路所带来的额外功耗。仿真实验验证了加入电流缓冲电路后系统环路稳定性能得到了改善。采用联华电子公司0.5μm 5 V的CMOS工艺线在LDO中进行了投片验证,实测芯片静态功耗电流仅为50μA,当输入电压从3V跳变到5V时,输出电压的上冲与下冲都小于15mV,负载电阻从18kΩ跳变到9Ω时,输出电压的最大变化小于20mV。投片测试结果表明,该补偿方法可在提高系统环路稳定性的同时消除额外功耗。     

一种适合于高速、高精度ADC的采样/保持电路

采用非复位结构,在SMIC0．18μm CMOS工艺下,设计并实现了一种采样／保持电路,其性能满足10位精度、100MS／s转换速率的ADC的要求．电路在0～125℃,三种工艺角下仿真,其性能均满足要求;T／H电路的核心—OTA,经流片并测试,结果表明其功能正确,功耗与仿真值一致。     

一种用于光纤传输系统的10 Gbit/s SiGe HBT限幅放大器设计

作为光接收机前端的关键部分,限幅放大器要求具有高增益、足够带宽和大动态输入范围。利用IBM公司0．5μmSiGe BiCMOS HBT工艺设计了一种用于10Gbit／s光纤传输系统的限幅放大器。整个系统包括一个输入缓冲级、3个放大单元级、一个用于驱动50Ω传输线的输出缓冲级和一个失调电压补偿回路。模拟结果表明采用3．3V单电源供电时限幅放大器的功耗为200mW,S21小信号增益大于46dB,3dB带宽为8．5GHz,对于输入信号从10mV到1．5V的变化范围内输出信号幅值都可以恒定在800mVpp。     

一种基于动态二进制的RFID抗冲突算法

抗冲突是非接触式IC卡系统必须解决的问题．基于ISO／IEC 14443A型标准推荐算法的抗冲突电路具有可靠性强的特点．从提高抗冲突速度和降低电路功耗的角度考虑,在此基础上提出一种改进的算法．功能验证与功耗模拟证明新算法显著提高了抗冲突速度,且电路的功耗也有一定程度的降低。     

Ultralow-power organic complementary circuits

The prospect of using low-temperature processable organic semiconductors to implement transistors, circuits, displays and sensors on arbitrary substrates, such as glass or plastics, offers enormous potential for a wide range of electronic products. Of particular interest are portable devices that can be powered by small batteries or by near-field radio-frequency coupling. The main problem with existing approaches is the large power consumption of conventional organic circuits, which makes battery-powered applications problematic, if not impossible. Here we demonstrate an organic circuit with very low power consumption that uses a self-assembled monolayer gate dielectric and two different air-stable molecular semiconductors (pentacene and hexadecafluorocopperphthalocyanine, F16CuPc). The monolayer dielectric is grown on patterned metal gates at room temperature and is optimized to provide a large gate capacitance and low gate leakage currents. By combining low-voltage p-channel and n-channel organic thin-film transistors in a complementary circuit design, the static currents are reduced to below 100 pA per logic gate. We have fabricated complementary inverters, NAND gates, and ring oscillators that operate with supply voltages between 1.5 and 3 V and have a static power consumption of less than 1 nW per logic gate. These organic circuits are thus well suited for battery-powered systems such as portable display devices and large-surface sensor networks as well as for radio-frequency identification tags with extended operating range.     

亚毫微秒速度高均匀性多元逻辑电路的研制

就如何同时实现多元逻辑电路中线性“与或”门的高速和高均匀性进行了理论分析和实验验证，理论分析给出了平均延迟时间和均匀必的函数表达式；指出在影响电路速度和均匀性的诸多因素中，复合晶体管的发射结面积是一个关键因素，并依此进行了样品电路的优化设计和工艺制造，测试结果表明，单门平均延迟时间为0．22ns，功耗延迟积为0．55pJ，在输入一致条件下（0－4V），各单门电路之间输出不均匀性误差小于等于4mV。     

基于离散时间贝叶斯网络的动态故障树分析方法

提出了一种基于离散时间贝叶斯网络的动态故障树分析方法．首先给出优先与门、顺序相关门、备件门、功能相关门等动态逻辑门向离散时间贝叶斯网络的转化方法，在得到动态故障树对应的离散时间贝叶斯网络之后，再利用贝叶斯网络推理算法计算、诊断和预计顶事件概率、重要度等常规分析结果．对数字飞控计算机系统进行的分析表明，该方法能够保证较高的求解精度，其相对误差均保持在0．4%以内，而且易于扩展到多态和非确定性逻辑关系的情形．     

汽车防抱制动系统控制理论研究

讨论了汽车防抱制动系统模糊控制器的设计问题，以进一步提高防抱制动系统的制动效果．文中以双参数逻辑门限控制方法为基础提出了新的模糊控制逻辑，设计了基于车轮角加速度的两级模糊防抱控制器；使用Matlab 6．0建立了模糊控制器的仿真模型，并进行了仿真分析．分析结果表明该控制器能有效地适应不同的路况，与传统的控制器相比有更好的鲁棒性和制动效果，具有一定的应用价值．     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

Programmable computing with a single magnetoresistive element

The development of transistor-based integrated circuits for modern computing is a story of great success. However, the proved concept for enhancing computational power by continuous miniaturization is approaching its fundamental limits. Alternative approaches consider logic elements that are reconfigurable at run-time to overcome the rigid architecture of the present hardware systems. Implementation of parallel algorithms on such 'chameleon' processors has the potential to yield a dramatic increase of computational speed, competitive with that of supercomputers. Owing to their functional flexibility, 'chameleon' processors can be readily optimized with respect to any computer application. In conventional microprocessors, information must be transferred to a memory to prevent it from getting lost, because electrically processed information is volatile. Therefore the computational performance can be improved if the logic gate is additionally capable of storing the output. Here we describe a simple hardware concept for a programmable logic element that is based on a single magnetic random access memory (MRAM) cell. It combines the inherent advantage of a non-volatile output with flexible functionality which can be selected at run-time to operate as an AND, OR, NAND or NOR gate.     

基于DCVSPG逻辑的双轨四相异步电路设计

基于四相双轨异步电路设计的芯片面积较单轨异步电路成倍增大,提出了将异步DCVSPG(ADCVSPG)逻辑用于双轨四相异步电路设计.为了适应异步电路设计,在ADCVSPG逻辑单元电路的互补输出端,由一个与非门来实现完成判断电路,同时在每个互补输出端分别添加一个由反向器构成的锁存器,以此提高电路的稳定性,并使得ADCVSPG适合于异步细粒度流水线设计.在HSPICE下对ADCVSPG逻辑和零协议逻辑(Null Convention Logic,NCL)进行了分析.分析表明,ADCVSPG逻辑提高了双轨四相异步电路的性能,减小了芯片面积,是一种较佳的设计方法.     

面向时序逻辑的门级信息流分析方法

利用门级信息流追踪逻辑基础理论,研究了门级信息流时序逻辑扩展问题,在确定系统时钟作为基础可信源情况下,给出了扩展4种典型触发器的实现方案.针对IWLS测试向量集使用Synopsys综合编译器,生成90 nm标准库文件,对门级信息流跟踪逻辑的面积、时间延迟和功耗等参数进行了评估.与未经优化的原始GLIFT编码相比,在引入时序逻辑之后,电路的平均面积消耗降低了50％以上,时间延迟减少13％左右,获得的面积和时间延迟信息反映了在逻辑门级层次上实现细粒度信息流控制的复杂性；而仿真获得的功耗对比结果表明追踪逻辑的功耗达到原始逻辑的5～20倍左右,功耗问题需要进一步研究和优化.     

Spin-based logic in semiconductors for reconfigurable large-scale circuits

Research in semiconductor spintronics aims to extend the scope of conventional electronics by using the spin degree of freedom of an electron in addition to its charge. Significant scientific advances in this area have been reported, such as the development of diluted ferromagnetic semiconductors, spin injection into semiconductors from ferromagnetic metals and discoveries of new physical phenomena involving electron spin. Yet no viable means of developing spintronics in semiconductors has been presented. Here we report a theoretical design that is a conceptual step forward-spin accumulation is used as the basis of a semiconductor computer circuit. Although the giant magnetoresistance effect in metals has already been commercially exploited, it does not extend to semiconductor/ferromagnet systems, because the effect is too weak for logic operations. We overcome this obstacle by using spin accumulation rather than spin flow. The basic element in our design is a logic gate that consists of a semiconductor structure with multiple magnetic contacts; this serves to perform fast and reprogrammable logic operations in a noisy, room-temperature environment. We then introduce a method to interconnect a large number of these gates to form a 'spin computer'. As the shrinking of conventional complementary metal-oxide-semiconductor (CMOS) transistors reaches its intrinsic limit, greater computational capability will mean an increase in both circuit area and power dissipation. Our spin-based approach may provide wide margins for further scaling and also greater computational capability per gate.     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。