Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

32×32高性能乘法器的全定制设计

编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.     

Booth编码在补码乘法中的应用

在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了在应用Booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

二次Booth编码的大数乘法器设计

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码的Booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶Booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。     

乘数理论及其应用--以黑河流域中游张掖地区为例

在阐述乘数概念的基础上 ,介绍了部门乘数、就业乘数、收入乘数、能源消耗乘数和水资源消耗乘数的计算公式 ,然后以黑河流域中游的张掖地区为例进行了应用研究     

凯恩斯乘数过程的三个图像

凯恩斯乘数理论几经修订,发展到现在已经出现了几种对乘数过程不同的描述.加之乘数理论本身也存在着定义含混不清、逻辑推导不严谨等问题,所以造成了人们对乘数过程的质疑或理解偏失.本文将已有的对凯恩斯乘数过程的描述归纳为三个图像,详细列出了每个图像不同的前提条件及变量之间的因果次序.发现现有的批判凯恩斯乘数的观点正是源于对这些图像的混淆,并针对由此造成的误解进行了澄清和批驳.     

采用时分割乘法器的电能测量系统

针对当前电能参数测量系统精度低、受器件和温度影响较大的现状，采用时分割乘法器设计了电能参数测量系统。该系统主要由时分割乘法器、低通滤波器、电压频率转换器组成，能够完成电流、电压真有效值以及无功功率、有功功率、视在功率、功率因数等的测量和显示。误差分析表明：该系统对有功功率的测量精度可达0．1级，其测量范围广且设计灵活，适合于设计高精确度、高准确度的电能测量仪器。     

基于一般均衡分析的中国出口乘数效应探讨

开放的四部门经济框架的一般均衡分析表明,在常规利率下,出口乘数的决定因素可以分为两类：一类是包含边际储蓄倾向、边际进口倾向和全社会边际税收率在内的负向影响因子;另一类是包含边际投资倾向、利率的投资综合效应和利率的储蓄综合效应等的正向影响因子.要提高我国的出口乘数效应,一方面要努力减少储蓄,增加投资,降低税率水平,减少进口对出口的依赖;另一方面要合理降低利率,提高利率对外贸乘数的投资综合效应和储蓄综合效应.     

基于Mastrovito乘法的字串行特征二域乘法器

针对目前常用的最低字优先字串行特征二域多项式基乘法器存在冗余计算的问题,提出了一种更加高效的最低字优先字串行乘法器。首先讨论了多项式模乘和Mastrovito乘法与最高位优先和最低位优先位串行乘法之间的关系,然后根据讨论发现的结果,将Mastrovito乘法器转变为字串行的形式,推导出新的最低字优先字串行乘法器。对综合所得的门级网表的比较显示:该乘法器的面积延时积比目前常用的最低字优先字串行乘法器小6.16%,比常用的最高字优先字串行乘法器小2.69%。     

加集的额外乘数

利用加集的性质,得到了一些乘数的结果,将已有的素数P是循环差集的额外乘数的充要条件推广到加集的情形,由此证明了2不是额外乘数;当v为奇数时,3也不是额外乘数.     

乘法器模块在FPGA中的实现

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FPGA的数字乘法器模块,包括传统乘法器,LUT乘法器和Booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusⅡ软件对所编写的Verilog程序进行编译综合,这里用到的FPGA芯片是Altera公司生产的cycloneⅡ器件,最后对结果进行了说明。     

An asynchronous 32×8-bit multiplier based on LDCVSPG logic

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate (LDCVSPG) logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation (CSMC’s) 0.6 μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz. Biography: ZHONG Xiongguang(1976–), male, Ph.D. candidate,research direction: asynchronous processor design,SoC design methodology.     

电容倍增电路研究进展

 模拟滤波器在生理信号前端处理集成电路中是至关重要的模块，它直接影响到所获取的信号质量。由于生理信号的频率范围极低，模拟滤波器中大数值电容的片上实现是亟需解决的问题。总结了电容倍增电路的研究进展，对电流模式倍增电路、电压模式倍增电路、基于电流电压转换方式的电容倍增电路、非平衡电容倍增电路等关键技术进行了提炼和分析，并且展望了电容倍增电路未来的研究方向。     

矢量乘法器的电感参数测量方法

针对当前测量方式不能准确获得电感参数测量值的现状,采用矢量乘法器技术,设计了电感参数测量系统。该系统主要由程控电源、移相网络、低通滤波器和模拟乘法器组成,可以完成电感参数的自动测量和数据的自动记录与统计。误差分析表明：低通滤波器、A/D转换器和单相基准正弦波发生器的误差分别为0.8%、0.05%和1.6%,系统总体误差为1.970%。该系统测量精确度较高且硬件电路简单、灵活性好,可以用于电感参数的精确测量。