10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的 4路分接     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

10 Gbit/s 0.18 μm CMOS激光驱动器的集成电路

为了得到低电压、低功耗、高速率的激光驱动器电路,采用0.18 μm CMOS工艺设计了10 Gbit/s的激光驱动器集成芯片.电路的核心单元为两级直接耦合的差分放大器和电流输出电路.为扩展带宽、降低功耗,电路中采用了并联峰化技术和放大级直接耦合技术,整个芯片面积为0.94 mm×1.25 mm.经测试,该芯片在1.7 V电源电压时,最高可工作在11 Gbit/s的速率上;当输入10 Gbit/s、单端峰峰值为0.3 V的信号时,在50 Ω负载上的输出电压摆幅超过1.7 V,电路功耗约为77.4 mW.进一步优化后,该电路可适用于STM-64系统.     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

3.75GHz 0.35μm CMOS1∶4静态分频器集成电路设计

给出了一个利用 0 35 μmCMOS工艺实现的 1∶4静态分频器设计方法。该分频器采用源极耦合场效应管逻辑电路 ,基本结构与T触发器相同。测试结果表明 ,当电源电压为 3 3V、输入信号峰峰值为 0 5V时 ,芯片可以工作在 3 75GHz,功耗为 78mW。     

3.75 GHz 0.35 μm CMOS 1:4静态分频器集成电路设计

给出了一个利用0.35 μm CMOS工艺实现的14静态分频器设计方法.该分频器采用源极耦合场效应管逻辑电路,基本结构与T触发器相同.测试结果表明,当电源电压为3.3 V、输入信号峰峰值为O.5 V时,芯片可以工作在3.75 GHz,功耗为78 mW.     

X波段0.18μm CMOS5位数字移相器

设计了一款应用于相控阵雷达系统,工作频段8 GHz~12 GHz,中心频率为10 GHz的5位数字移相器,该移相器采用UMC 0.18μm标准CMOS工艺设计实现.五位移相单元分别为11.25°、22.5°、45°、90°和180°,其中180°移相单元采用高-低通滤波器型结构,其余移相单元采用低通π型滤波器结构.通过合理选择参数模型和拓扑结构,优化版图布局设计,实现了电路性能并给出仿真结果.在工作频率范围内,32种移相状态的相位均方根误差1.08°,幅度均方根误差1.14 d B,插入损耗值保持在14 d B~20 d B范围内,版图尺寸为2.85×1.15 mm2.     

2.4GHz 0.18μm CMOS Doherty 功率放大器设计

文中采用SMIC 0.18μm CMOS 工艺设计了一款2.4GHz Doherty结构功率放大器。两子功放均采用两级放大结构,提高了功放的功率增益和功率附加效率（PAE)。模拟显示最大功率输出为28.75dBm,对应PAE为43％,功率1dB压缩点输出功率为26.71dBm, 对应PAE为38％。功率增益为24dB。与以往报道的CMOS Doherty功放相比,PAE和功率增益均得到了明显的改善。     

2.5Gbit/s 0.35μm CMOS激光驱动器

设计了一种具有自动功率控制功能的激光驱动器电路.为了获得良好的性能,该驱动器采用级联差分放大器和源极跟随器分别进行信号放大和级间阻抗匹配.该电路的实现采用了0.35 μm标准CMOS工艺.对该电路进行了测试,测试结果表明,在2.5和5 Gbit/s速率下,电路输出信号眼图清晰.在5 V电源电压、2.5 Gbit/s数据速率下,该驱动器可提供0～68 mA范围内的调制电流,满足长距离光纤通信系统的要求.电路典型功耗480 mW,芯片面积为0.57 mm2.     

基于0.18 μm CMOS工艺的2 GS/s 6 bit数模转换器

根据现代通信越来越高的传输速率和宽带要求,设计了一个可用于超宽带系统的无修正2GS/s,6 bit数模转换器.该转换器采用4+2的分段译码电流舵结构,其中高4位采用温度计码,低2位采用二进制码.在对关键单元电路进行了设计和分析之后,在中芯国际0.18 μmCMOS工艺下完成电路的版图设计和流片,芯片面积为975 μm×775 μm.对芯片进行的键合测试表明,其微分非线性为0.11 LSB,积分非线性为0.25 LSB;当采样时钟频率为2 GHz,输入信号频率为13.3 MHz时,无杂散动态范围为52.1 dB,功耗为79 mW.     

1.25Gbit/s光接收机CMOS共栅前置放大器

设计并实现了用于光纤用户网和千兆以太网光接收机的CMOS前置放大器．电路采用共栅结构取代常用的共源结构,大大降低了输入电阻,使得光检测器的寄生电容只影响非主极点,从而获得宽带．提出了一种优于电阻反馈的有源反馈,可获得比普通共栅结构更宽的带宽．测试结果表明,在输入805μA的光电流时,电路的单端输出电压摆幅大于64mV(峰-峰值),均方根抖动在36ps以下,可稳定工作在1．25Gbit／s的速率上．     

A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes

This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further through adopting the full custom design method.The proposed word aligner has fabricated in 0.18μm CMOS technology with total area of 1.075 ×0.775mm~2￣ including I/O pad.Measurement results show that this circuit achieves the maximum data rate of 14.5Gb/s,while consuming a total power of 34.9mW from a 1.8V supply.     

应用于对等速率1OG-EPON的10Gbit/s突发模式激光驱动器设计

针对IEEE 802.3av标准所定义的对等速率万兆以太无源光网络(10G-EPON)ONU相关应用,设计了一种10 Gbit/s突发模式激光驱动器芯片,并对调制电路和偏置电路的设计进行了改进,以实现较短的突发开启/关断转换时间.本设计采用低成本的0.18μm CMOS工艺进行流片,整个芯片面积为575 μm×675μ...     

A 10Gb/s combined equalizer in 0.18μm CMOS technology for backplane communication

This paper presents a 10Gb/s high-speed equalizer as the front-end of a receiver for backplane communication.The equalizer combines an analog equalizer and a two-tap decision-feedback equalizer in a half-rate structure to reduce the inter-symbol-interference(ISI) of the communication channel.By employing inductive peaking technique for the high-frequency boost circuit,the bandwidth and the boost of the analog equalizer are improved.The decision-feedback equalizer optimizes the size of the CML-based circuit such as D flip-flops(DFF) and multiplex(MUX),shortening the feedback path delay and speeding up the operation considerably.Designed in the 0.18μm CMOS technology,the equalizer delivers 10Gb/s data over 18-in FR4 trace with 28-dB loss while drawing27-mW from a 1.8-V supply.The overall chip area including pads is 0.6×0.7mm~2.     

基于0.6μm CMOS复接器的设计

复接器是光纤通信系统的重要组成部分。文章采用CSMC-HJ0.6μmCMOS工艺设计,工作速率为622Mb/s的4∶1复接器。为了适应高速电路设计的需要,采用源级耦合场效应管逻辑(SCFL)电路形式和树型结构,分析和设计了复接器的系统结构和单元电路,并用SmartSpice进行了仿真。仿真结果表明,电路的工作速率可以达到622Mb/s,且其它各项指标均可达到要求。     

应用于对等速率10G-EPON的10Gbit/s突发模式激光驱动器设计

针对IEEE 802.3av标准所定义的对等速率万兆以太无源光网络(10G-EPON)ONU相关应用,设计了一种10 Gbit/s突发模式激光驱动器芯片,并对调制电路和偏置电路的设计进行了改进,以实现较短的突发开启/关断转换时间.本设计采用低成本的0.18μm CMOS工艺进行流片,整个芯片面积为575μm×675μm.测试表明:该芯片可工作在10.312 5 Gbit/s的速率上;当电源电压为1.8 V时,可对50Ω负载提供高达36 mA的调制电流.突发开启/关断转换时间均小于0.2 ns,远低于IEEE 802.3av标准所规定的上限.该突发模式激光驱动器的输出满足10G-EPON时序参数的规定,适用于10G-EPON ONU相关应用.     

O.18-μm CMOS千兆以太网并串转换芯片设计

提出了一种新的树型结构10:1并串转换电路,可应用于千兆以太网,其工作速度达到1.25 Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上,从而简化了设计,也减小了功耗.低速5:1并串转换单元采用改进的并行结构,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系,使其相对于普通并行结构有更大的相位裕量,可以更可靠地工作.芯片应用TSMC 0.18-μm CMOS工艺实现,芯片面积为0.7 mm×0.5 mm,核心电路功耗为3.6mW,小于同类电路.     

24 Gbit/s 0.2μm PHEMT复接器

本文利用Philips公司OMMIC 0．2μm GaAs PHEMT工艺,设计出24Gbit／s的复接器．应用源极耦合FET逻辑(SCFL),使逻辑电路能够在24Gbit／s速率上正常工作．时钟采用二倍频方案,解决了多级复接中的高速时钟问题．改进异或门拓扑结构实现的二倍频器,结构简单、实用,降低了电路复杂度．利用源极耦合电容的微分作用,加速晶体管开、关转换,提高了选择器工作速度．芯片通过功能测试验证,数据速率可达到24Gbit／s．     

10位20 Msample/s CMOS流水线A/D转换器的设计

自行设计的流水线结构ＣＭＯＳ模数转换器（Ａ／Ｄ）芯片,主要由９级流水线结构和数字校正电路组成．该设计方案采用了带源跟随器的叠式共源共栅放大器,保证了开关电容电路处理模拟信号的精度和速度;１．５位／级的转换方案减小了级间增益,使各级流水线达到较大的级间带宽;数字校正技术中借鉴了算法型Ａ／Ｄ转换器的一些经验,用一个相对简单的数字校正电路完成了预定的功能．     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．