| 用VHDL语言实现基于布尔过程论的组合电路的设计 |
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| 引用本文： | 高永红,马光胜.用VHDL语言实现基于布尔过程论的组合电路的设计[J].应用科技,2002,29(10):32-35. |
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| 作者姓名： | 高永红 马光胜 |
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| 作者单位： | 哈尔滨工程大学,计算机科学与技术学院,黑龙江,哈尔滨,150001 |
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| 摘 要： | VHDL作为一种IEEE标准的电路硬件描述语言 ,正广泛地被电子技术人员使用。概要地介绍了布尔过程理论和VHDL标准语言 ,并对其在组合电路设计中的应用作一些探讨
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| 关 键 词： | 布尔过程 VHDL 延时 |
| 文章编号： | 1009-671X(2002)10-0032-04 |
| 修稿时间： | 2002年4月8日 |
Boolean Process Based on VHDL Design for Combination Circuit |
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| GAO Yonghong,MA Guangsheng.Boolean Process Based on VHDL Design for Combination Circuit[J].Applied Science and Technology,2002,29(10):32-35. |
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| Authors: | GAO Yonghong MA Guangsheng |
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| Abstract: | |
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| Keywords: | Boolean process VHDL timing |
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