| Verilog HDL与SystemC的语法等效性 |
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| 引用本文： | 张雅绮,王琨,崔志刚.Verilog HDL与SystemC的语法等效性[J].天津大学学报(自然科学与工程技术版),2004,37(9):842-846. |
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| 作者姓名： | 张雅绮 王琨 崔志刚 |
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| 作者单位： | 天津大学电子信息工程学院，天津大学电子信息工程学院，天津大学电子信息工程学院 天津300072，天津300072，天津300072 |
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| 摘 要： | 针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.
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| 关 键 词： | 系统级描述语言 VerilogHDL SystemC 语法等效性 |
| 文章编号： | 0493-2137(2004)09-0842-05 |
| 修稿时间： | 2003年6月4日 |
Syntax Equivalence of Verilog HDL and SystemC |
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| ZHANG Ya-qi,WANG Kun,CUI Zhi-gang.Syntax Equivalence of Verilog HDL and SystemC[J].Journal of Tianjin University(Science and Technology),2004,37(9):842-846. |
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| Authors: | ZHANG Ya-qi WANG Kun CUI Zhi-gang |
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